KR101069436B1 - 미세 패턴 형성 방법 및 이를 이용한 상변화 메모리 소자 형성 방법 - Google Patents

미세 패턴 형성 방법 및 이를 이용한 상변화 메모리 소자 형성 방법 Download PDF

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Abstract

반도체 기판 상에 제1절연층을 관통하는 관통홀들을 형성하고, 관통홀들을 채우는 반도체 제1패턴들을 형성한 후, 반도체 제1패턴들의 중심을 교차하는 오프닝라인(opening line)들을 가지는 포토레지스트 패턴을 형성한다. 오프닝라인들에 노출되는 반도체 제1패턴 부분을 선택적으로 식각하여 반도체 제1패턴을 상호 이격된 네 개의 반도체 제2패턴들로 분리한 후, 반도체 제2패턴들 사이를 채우는 제2절연층을 형성하는 미세 패턴 형성 방법 및 이를 이용한 상변화 메모리 소자 형성 방법을 제시한다.
상변화층, 다이오드, 분해능, 포토마스크, 콘택홀

Description

미세 패턴 형성 방법 및 이를 이용한 상변화 메모리 소자 형성 방법{Method for fabricating fine patterns and method for fabricating PRAM device by using the same}
본 발명은 반도체 소자에 관한 것으로, 특히, 미세 패턴 형성 방법 및 이를 이용한 상변화 메모리 소자(PRAM) 형성 방법에 관한 것이다.
저장된 데이터(data)의 비휘발성 특성을 이용해 노어 플래시(NOR flash) 소자를 대체할 수 있는 제품으로, 소거(erase) 동작이 필요 없고 쓰기(write) 방법이 NOR 플래시 소자보다 간단해 시스템(system) 성능 및 구성을 보다 간단히 만드는데 유리한 제품으로 상변화 메모리(Phase Change RAM) 소자가 개발되고 있다. PRAM 소자는, 칼코게나이드(chalcogenide)와 같이 결정 및 비정질 상태의 상의 변화에 따라 저항이 변화되는 현상을 이용한 저항부로 메모리 셀(cell)을 구성하여 데이터(data)를 저장하고, 저항부의 바닥 전극(bottom electrode)에 연결된 억세스(access)부로 셀 스위칭(cell switching) 소자인 PN 다이오드를 수직으로 구성하고 있다.
셀 저항부는 바닥 전극 상에 미세 크기의 콘택(contact)이 형성되고, 콘택에 접촉하게 상변화층이 형성되며, 상변화층 상에 상부 전극(top electrode)이 형성되는 형태로 구성되게 된다. 히터(Heater)로 작용하는 콘택에 의해서, 콘택에 접촉하는 상변화층 계면에서 주울(joule)열이 발생하면, 가해지는 조건에 따라 상변화 물질이 비정질상 또는 결정질상으로 변화되며, 비정질과 결정질상은 격자구조의 차이에 의해 저항 차이가 발생하게 되게 된다. PRAM은 이러한 저항 차이에 의한 전류 차이를 감지(sensing)하여 데이터의 "0" 및 "1"을 판독하게 된다.
PRAM의 저항부를 억세스하기 위해서, 수직형 PN 다이오드가 구성되게 되며, PN 다이오드는 다수 개가 고집적의 셀 어레이(cell array) 배열, 예컨대, 4F2 어레이 배열을 따라 배치되게 된다. 고집적 셀 어레이를 구현할 때, 정해진 크기의 칩(chip) 영역 내에 다수의 패턴들을 패터닝하는 데 어려움이 수반되게 된다. 예컨대, 현재 사용 가능한 노광 장치를 이용하여 PRAM 소자를 위한 패턴을 패터닝하여햐 하는 데, 노광 장치의 분해능의 한계에 의해서 50㎚ 하프 피치(half pitch) 이하로 고집적되는 콘택홀(contact hole)들과 같이 밀집된 패턴들의 어레이를 형성하기 어렵다. 이러한 패턴들은 서로 직교하는 방향에 대해서 1 : 1 비율의 크기를 가지는 2차원 밀집 형태(2 dimensional dense feature)를 가지게 패터닝되는 데, 노광 시 분해능의 한계에 의해 에어리얼 이미지(aerial image)에서 충분한 형상의 전사가 어려운 것으로 확인되고 있다. PRAM 소자의 경우 낮은 셀 전류로 동작할 때 사용 전력 측면에서 유리하고, 또한, 소자 생산성 측면에서 작은 셀을 형성하는 것이 유리하므로, 노광 과정에서의 분해능 한계를 극복하여 보다 미세한 패턴을 형성 할 수 있는 방법의 개발이 요구되고 있다.
본 발명은 노광 장치의 분해능의 한계를 극복하여 보다 미세한 크기의 패턴을 형성할 수 있어, 보다 미세한 크기로 상변화 소자의 다이오드를 형성할 수 있는 방법을 제시하고자 한다.
본 발명의 일 관점은, 반도체 기판 상에 제1절연층을 형성하는 단계; 상기 제1절연층을 관통하는 관통홀들을 형성하는 단계; 상기 관통홀들을 채우는 반도체 제1패턴들을 형성하는 단계; 상기 반도체 제1패턴들의 중심을 교차하는 오프닝라인(opening line)들을 가지는 포토레지스트 패턴을 형성하는 단계; 상기 오프닝라인들에 노출되는 상기 반도체 제1패턴 부분을 선택적으로 식각하여 상기 반도체 제1패턴을 상호 이격된 네 개의 반도체 제2패턴들로 분리하는 단계; 및 상기 반도체 제2패턴들 사이를 채우는 제2절연층을 형성하는 단계를 포함하는 미세 패턴 형성 방법을 제시한다.
본 발명의 다른 일 관점은, 반도체 기판 상에 제1절연층을 형성하는 단계; 상기 제1절연층 상에 제1피치(pitch)로 배열된 오프닝홀(opening hole)들을 가지는 제1포토레지스트 패턴을 형성하는 단계; 상기 오프닝홀에 노출되는 상기 제1절연층 부분을 선택적으로 식각하여 관통홀들을 형성하는 단계; 상기 관통홀들을 채우는 반도체 제1패턴들을 형성하는 단계; 상기 오프닝홀의 위치에서 X축 및 Y축 방향으로 상기 제1피치의 절반인 제2피치만큼씩 이동한 위치에 위치하고 상기 제1포토레 지스트 패턴의 형상에 대해 역상(reverse pattern)을 가져 상기 오프닝홀들 사이 부분에 대응되는 부분이 상기 반도체 제1패턴의 중심을 교차하는 오프닝라인(opening line)으로 형성된 제2포토레지스트 패턴을 형성하는 단계; 상기 오프닝라인들에 노출되는 상기 반도체 제1패턴 부분을 선택적으로 식각하여 상기 반도체 제1패턴을 상호 이격된 네 개의 반도체 제2패턴들로 분리하는 단계; 및 상기 반도체 제2패턴들 사이를 채우는 제2절연층을 형성하는 단계를 포함하는 미세 패턴 형성 방법을 제시한다.
상기 반도체 제1패턴을 형성하는 단계는 상기 관통홀을 채우게 실리콘(Si)층을 선택적 에피택셜 성장(SEG)시키는 단계; 및 상기 실리콘층을 화학기계적연마(CMP)하여 상기 반도체 제1패턴으로 분리시키는 단계를 포함하여 수행될 수 있다.
상기 반도체 제2패턴은 상기 반도체 제1패턴의 크기의 1/3 크기로 분리될 수 있다.
상기 반도체 기판에 상기 반도체 제2패턴들에 접촉되는 활성 영역들이 라인(line) 형태로 상기 제2피치를 가지며 배열되게 설정하는 소자분리층을 형성하는 단계를 더 포함할 수 있다.
상기 제1포토레지스트 패턴을 형성하는 단계는 상기 오프닝홀들에 대응되는 투광 영역들이 상기 제1피치(pitch)로 배열된 제1포토마스크(photomask)를 이용하는 제1노광을 수행하는 단계를 포함하고, 상기 제2포토레지스트 패턴을 형성하는 단계는 상기 제1포토마스크의 상기 투광 영역에 대응되는 차광 영역을 가지는 반대 톤(tone)의 제2포토마스크를 이용하여 상기 투광 영역의 위치에서 X축 및 Y축 방향으로 상기 제1피치의 절반인 제2피치만큼씩 이동한 위치에 상기 차광 영역들 사이 부분이 대응되게 제2노광을 수행하는 단계를 포함할 수 있다.
상기 반도체 제1패턴을 형성하는 단계는 상기 관통홀을 채우게 실리콘(Si)층을 선택적 에피택셜 성장(SEG)시키는 단계; 및 상기 실리콘층을 화학기계적연마(CMP)하여 상기 반도체 제1패턴으로 분리시키는 단계를 포함하여 수행될 수 있다.
본 발명의 다른 일 관점은, 반도체 기판 상에 제1절연층을 형성하는 단계; 상기 제1절연층을 관통하는 관통홀들을 형성하는 단계; 상기 관통홀들을 채우는 반도체 제1패턴들을 형성하는 단계; 상기 반도체 제1패턴들의 중심을 교차하는 오프닝라인(opening line)들을 가지는 제1포토레지스트 패턴을 형성하는 단계; 상기 오프닝라인들에 노출되는 상기 반도체 제1패턴 부분을 선택적으로 식각하여 상기 반도체 제1패턴을 상호 이격된 네 개의 반도체 제2패턴들로 분리하는 단계; 상기 반도체 제2패턴들 사이를 채우는 제2절연층을 형성하는 단계; 상기 반도체 제2패턴에 N형 및 P형 불순물을 이온주입하여 다이오드(diode)를 형성하는 단계; 및 상기 다이오드에 연결되는 바닥 전극, 콘택(contact), 상변화층 및 상부 전극을 포함하는 상변화 저항부를 형성하는 단계를 포함하는 상변화 메모리 소자 형성 방법을 제시할 수 있다.
상기 반도체 기판에 상기 반도체 제2패턴들에 접촉되는 활성 영역들이 라인(line) 형태로 상기 반도체 제2패턴들의 배열 피치(pitch)와 대등한 피치를 가지 며 배열되게 설정하는 소자분리층을 형성하는 단계를 더 수행할 수 있다.
상기 관통홀들을 형성하는 단계는 투광 영역들이 제1피치(pitch)로 배열된 제1포토마스크(photomask)를 이용하는 제1노광을 수행하여 상기 제1절연층 상에 상기 투광 영역들에 대응되는 오프닝홀(opening hole)들을 가지는 제2포토레지스트 패턴을 형성하는 단계; 및 상기 오프닝홀에 노출되는 상기 제1절연층 부분을 선택적으로 식각하는 단계를 포함하고, 상기 제1포토레지스트 패턴을 형성하는 단계는 상기 제1포토마스크의 상기 투광 영역에 대응되는 차광 영역을 가지는 반대 톤(tone)의 제2포토마스크를 이용하여 상기 투광 영역의 위치에서 X축 및 Y축 방향으로 상기 제1피치의 절반인 제2피치만큼씩 이동한 위치에 상기 차광 영역들 사이 부분이 대응되게 제2노광을 수행하는 단계를 포함하여 수행될 수 있다.
본 발명의 실시예는 노광 장치의 분해능의 한계를 극복하여 보다 미세한 크기의 패턴을 형성할 수 있어, 보다 미세한 크기로 상변화 소자의 다이오드를 형성할 수 있는 방법을 제시할 수 있다.
도 1 내지 도 27은 본 발명의 실시예에 따른 미세 패턴 형성 방법 및 이를 이용한 상변화 메모리 소자 형성 방법을 보여주는 도면들이다.
도 1 및 도 2를 참조하면, 반도체 기판(100) 상에 X축 방향으로 길게 라인(line) 형상으로 연장되는 활성 영역(active region: 101)을 설정하는 소자분리층(110)을 형성한다. 도 1의 X축 방향의 X-X' 절단선 및 Y축 방향의 Y-Y' 절단선을 따르는 단면을 보여주는 도 2를 참조하면, 반도체 기판(100)에 라인 및 스페이스(line & space) 형상으로 소자분리 트렌치(trench)를 노광 및 선택적 식각 과정을 수행하여 형성하고, 트렌치를 채우는 절연층을 증착하여 소자분리층(110)을 형성한다. 이때, 소자분리층(110)은 고밀도플라즈마증착(HDP)에 의한 산화물(SiO2)이나 폴리실라잔(polysilazane)과 같은 스핀온유전층(SOD)을 포함하여 형성될 수 있다. 노광 과정은 트렌치를 채우는 소자분리층(110)이 X축 방향으로 길게 연장되는 라인 형상으로 설정되므로, 라인 및 스페이스 형상에서 상대적으로 높은 분해능을 제공할 수 있는 다이폴(dipole) 조명과 같은 사입사 조명(off axis illumination)을 이용하여 수행될 수 있다.
라인 형상의 소자분리층(110) 및 활성 영역(101)은 대략 100㎚의 제1피치(pitch: P1)로 반복 배열되게 형성되며, 활성 영역(101)만을 기준으로 고려할 때 활성 영역은 50㎚의 제1하프 피치의 선폭(CD)을 가지게 형성된다.
도 3 및 도 4를 참조하면, 반도체 기판(100) 상을 덮는 제1절연층(200)을 형성한다. 이러한 제1절연층(200)은 층간절연층의 역할을 하게 도입되며, 또한, 후속 패터닝 과정에서 형성하고자 하는 수직형 PN 다이오드 패턴들에 형상을 부여하는 몰드(mold)로 작용하며 또한 패터닝 시 식각 마스크(etch mask)의 일부로 작용하게 된다.
도 5 내지 도 8을 참조하면, 제1절연층(200) 상에 제1포토레지스트 패턴(photoresist pattern: 300)을 형성한다. 제1포토레지스트 패턴(300)은 오프닝 홀(opening hole: 301)을 제공하게 형성되며, 오프닝홀(301)은, 도 7에 제시된 바와 같이, 활성 영역(101)의 선폭(CD)에 비해 3배의 크기를 가지는 정사각형 레이아웃(layout)으로 설계되며, 오프닝홀(301)과 이웃하는 다른 오프닝홀(301)과의 이격 간격은 활성 영역(101)의 선폭으로 설정된다. 이에 따라, 오프닝홀(301)들이 X축 및 Y축 방향으로 반복 배열되게 가지는 제1포토레지스트 패턴(300)은, 제1피치(P1)에 비해 2배 확장된 제2피치(P2)를 가지게 설정된다.
제1포토레지스트 패턴(300)을 노광하기 위해, 도 8에 제시된 바와 같은 제1포토마스크(photomask: 30)를 마련한다. 제1포토마스크(30)는 다크톤(dark tone)으로 마련될 수 있으며, 제1차광 영역(31)인 마스크 패턴이 오프닝홀(301)에 해당되는 제1투광 영역(32)을 설정하게 마련된다. 이때, 오프닝홀(301) 및 제1투광 영역(32)은 제1기준점(S1)을 기준으로 고려할 때, 제1피치로 반복 배열되게 배치된다.
제1포토마스크(30)를 이용하는 제1노광 과정을 수행하여 도 6 및 도 7에 제시된 바와 같이 오프닝홀(301)을 가지는 제1포토레지스트 패턴(300)을 형성한다. 이때, 오프닝홀(301)들이 제2피치(P2)로 배치되므로, 제1노광 과정의 분해능은 제1피치(P1)의 패턴을 전사하는 데 요구되는 분해능에 비해 낮은 분해능으로도 충족되게 된다.
도 8에 제시된 바와 같이 제2피치로 반복되는 오프닝홀(301)에 대응되는 제1투광 영역(32)을 가지는 제1포토마스크(30)를 이용하는 노광 과정은, 실질적으로 200㎚ 피치(100㎚ 하프 피치)를 가지는 패턴들을 전사하는 과정일 수 있다. 이러한 노광 과정을 시뮬레이션(simulation)하여 얻어지는 도 9의 에어리얼 이미지(aerial image)는, 제1차광 영역(31)에서 충분히 낮은 노광 광 세기가 구현되고, 제1투광 영역(32)에서 노광 시 요구되는 높은 노광 광 세기가 구현됨을 보여주고 있다. 이에 따라, 제1투광 영역(32)의 레이아웃을 상대적으로 정밀하게 따르는 오프닝홀(301)이 제1포토레지스트 패턴(300)에 패턴 전사될 수 있다. 이때, 노광 과정은 ArF 노광 장비로 수행될 수 있다.
이에 비해, 제2피치(P2)에 비해 절반인 제1피치(P1)로 오프닝홀들이 배치되게, 도 10에 제시된 바와 같이 마련된 비교 포토마스크(33)의 경우, 시뮬레이션을 통해 얻어지는 도 11의 에어리얼 이미지는, 차광 영역(35)뿐만 아니라 투광 영역(34)에서의 노광 광 세기가 노광에 요구되는 수준, 예컨대, 대략 0.5 스케일(scale) 보다 낮게 나타난다. 따라서, 이러한 경우 노광 과정으로 패턴 전사를 기대하기 어렵다. 도 12는 제1피치(P1)보다 크고 제2피치(P2)보다 작은 경우, 예컨대, 80㎚ 하프 피치의 경우에 얻어지는 에어리얼 이미지를 제시한 것으로, 도 11의 에어리얼 이미지에 비해 양호한 상태이나, 도 9에 제시된 에어리얼 이미지에 비해 열악한 노광 상태를 보여준다. 따라서, 정밀한 패턴 전사를 구현하기 위해서는 도 11의 경우에서와 같이 제1피치(P1)로 오프닝홀(301)들이 배열되기는 어렵지만, 본 발명의 실시예에서는 다이오드 패턴을 구성하는 데 요구되는 제1피치 보다 2배 큰 제2피치(P2)로 오프닝홀(301)들이 배열되게 제1포토레지스트 패턴(300)을 먼저 형성한다.
도 13 및 도 14를 참조하면, 제1포토레지스트 패턴(도 6의 300)에 의해 노출 된 제1절연층(200) 부분을 선택적 식각으로 제거하여, 오프닝홀(301)의 형상을 따르는 관통홀(231)들을 형성한다. 관통홀(231)은 제1절연층(200)을 관통하여 하부의 활성 영역(101)을 노출하게 형성된다. 이때, 오프닝홀(301)들이 제2피치(P2)로 배열되므로, 관통홀(231) 또한 제2피치(P2)를 가지게 배열되고, 관통홀(231)에 이웃하는 2개의 활성 영역(101) 라인들이 노출되게 된다. 이후에, 제1포토레지스트 패턴(300)의 스트립(strip) 및 세정을 수행한다.
도 15 및 도 16을 참조하면, 관통홀(231)을 채우는 반도체 제1패턴(400)을 형성한다. 반도체 제1패턴(400)은 관통홀(231)에 노출된 활성 영역(101) 부분으로부터 실리콘(Si)을 선택적 에피택셜 성장(SEG: Selective Epitaxial Growth)시켜 형성될 수 있다. 이와 같이 실리콘층이 관통홀(231)을 채우게 성장 또는 증착한 후, 실리콘층을 화학기계적연마(CMP) 등으로 평탄화하여 관통홀(231)에 한정되게 분리시킨다. 관통홀(231)이 2개의 이웃하는 활성 영역(101) 부분을 노출하게 형성되므로, 반도체 제1패턴(400)은 2개의 이웃하는 활성 영역(101) 부분에 동시에 접촉하여 연결되게 된다.
도 17은 제2포토레지스트 패턴(500)이 형성된 평면을 보여주고, 도 17의 X축 방향의 절단선 X-X' 및 Y축 방향으로 절단선 Y1-Y1' 및 Y2-Y2' 절단선을 따르는 단면을 도 18이 보여주고, 제2포토레지스트 패턴(500)의 실제 형상을 도 19의 사시도가 보여주며, 도 20은 제2포토레지스트 패턴(500)의 형성에 사용되는 제2포토마스크(50)의 마스크 패턴 레이아웃을 보여준다. 도 17 내지 도 20을 참조하면, 제1절연층(200) 및 반도체 제1패턴(400)을 덮는 제2포토레지스트층을 형성하고 제2노광 및 현상을 수행하여 제2포토레지스트 패턴(500)을 형성한다. 이때, 제2포토레지스트층 하부에 바닥난반사방지층(BARC)을 더 형성할 수 있다.
제2포토레지스트 패턴(500)은 반도체 제1패턴(400)의 중심지점을 제1기준점(S1)으로 고려할 때, 이러한 중심지점을 십자 형태로 가로지는 오프닝라인(opening line: 510)을 가지게 형성된다. 오프닝라인(510)은 반도체 제1패턴(400)의 중심지점을 기준으로 십자 형태를 가져, 반도체 제1패턴(400)의 사각형의 네 모서리 부분이 제2포토레지스트 패턴(500)에 의해 차폐되게 된다.
제2포토레지스트 패턴(500)은 반도체 제1패턴(400)의 레이아웃 형상과 대등한 레이아웃 형상을 가지게 형성된다. 반도체 제1패턴(400)이 제2 및 오프닝홀(231, 301)의 형상에 의해 그 형상이 설정되므로, 제2포토레지스트 패턴(500)은 오프닝홀(301)의 배열과 대등한 형상 및 배열을 가지게 형성된다. 도 17을 도 7과 함께 참조하면, 오프닝홀(301)의 중심에 대응되는 제1반도체 패턴(400)의 중심지점인 제1기준점(S1)에 대해 제1피치(P1)만큼 X축 방향 및 Y축 방향으로 각각 이동한 지점에 제2포토레지스트 패턴(500)의 중심지점인 제2기준점(S2)이 위치하게 된다. 이에 따라, 제2포토레지스트 패턴(500)을 형성하는 노광 과정에 사용될 도 20의 제2포토마스크(50)의 마스크 패턴 레이아웃은 도 8에 제시된 제1포토마스크(30)의 패턴 마스크 레이아웃과 대등한 레이아웃으로 형성될 수 있다.
도 20의 제2포토마스크(50)의 마스크 패턴 레이아웃은 도 8의 제1포토마스크(30)의 마스크 패턴 레이아웃과 대등한 형상으로 형성될 수 있다. 이때, 제2포토마스크(50)는 제1포토마스크(30)가 다크톤 마스크로 형성되는 데 비해, 이에 반대 되는 톤(tone)의 클리어 톤(tone) 마스크로 형성된다. 예컨대, 제1포토마스크(도 8의 30)의 제1차광 영역(31)에 대응되는 형상이 제2투광 영역(51)로 설정되고, 제1투광 영역(32)의 형상에 대응되는 형상이 제2차광 영역(52)으로 설정되게 제2포토마스크(50)를 형성한다. 이때, 제1 및 제2포토마스크(30, 50)는 바이너리(binary) 마스크 형태나 위상전이마스크(phase shift mask)로 형성될 수 있으며, 차광 영역(31, 52)은 위상전이마스크 형태일 때 입사광을 감쇠시키는 위상전이층 패턴 영역으로 형성될 수 있다.
제2포토마스크(50)를 이용한 제2노광 과정으로 제2포토레지스트 패턴(500)을 노광 및 현상할 때, 제2포토레지스트 패턴(500)이 제1포토레지스트 패턴(300)의 제1기준점(S1)에서 X축 방향으로 제1피치(P1)만큼 이동하고, Y축 방향으로 역시 제1피치(P1)만큼 이동한 제2기준점(S2)을 기준 위치로 하여 제2노광을 수행함으로써, 제2포토레지스트 패턴(500)이 도 17에 제시된 바와 같이 십자 형태의 오프닝라인(510)을 가지게 형성할 수 있다. 이와 같이, 제2포토마스크(50)를 제1포토마스크(30)의 마스크 패턴 레이아웃을 이용하여 톤을 반대로 하여 형성하므로, 제2포토마스크(50)를 형성하기 위해서 별도의 마스크 패턴 레이아웃을 설계하는 과정이 생략될 수 있다.
도 21 및 도 22를 참조하면, 제2포토레지스트 패턴(도 17의 500)의 오프닝라인(도 17의 510)에 의해 노출되는 반도체 제1패턴(도 18의 400) 부분을 선택적으로 식각하여 제거한다. 제2포토레지스트 패턴(500)은 반도체 제1패턴(400)의 네 모서리 부분을 차폐하는 형태를 가지므로, 오프닝라인(510)이 반도체 제1패턴(400)의 중심 부분을 십자 형태로 노출하게 되고, 이러한 식각 과정에 의해서 노출 부분이 선택적 식각되어 분리홈(411)이 반도체 제1패턴(400) 내부에 형성되므로, 반도체 제1패턴(400)은 분리홈(411)에 의해서 네 부분의 반도체 제2패턴(410)들로 분리된다. 이때, 오프닝라인(510)에 함께 노출되는 제1절연층(200) 부분에 대해 선택비를 가지게 식각 과정이 수행되므로, 제1절연층(200) 부분은 제2포토레지스트 패턴(500)과 함께 선택적 식각을 위한 식각마스크(etch mask)로 작용하게 된다.
선택적 식각에 의해 형성된 분리홈(411)에 의해 분리된 반도체 제2패턴(410)은 분리홈(411)의 선폭과 1 : 1의 비율을 가질 수 있으며, 이에 따라 반도체 제2패턴(410)은 반도체 제1패턴(400)이 배열된 제2피치(P2)에 비해 절반인 제1피치(P1)로 배열되게 된다. 즉, 반도체 제2패턴(410)은 반도체 제1패턴(410)의 선폭 크기의 1/3 크기로 분리된다. 이와 같이 본 발명의 실시예에 따른 패턴 형성 방법은, 노광 과정에서의 형성되는 제1 및 제2포토레지스트 패턴(300, 500)이 보다 큰 제2피치(P2)를 가지는 데 비해 보다 작은 제1피치(P1)를 가지게 반도체 제2패턴(410)의 배열을 형성할 수 있다. 이에 따라, 노광 과정에서의 분해능의 한계를 극복하여 보다 미세한 크기로 반도체 제2패턴(410)의 배열을 형성하는 것이 가능하다.
도 23 내지 도 25를 참조하면, 분리홈(411)을 채우는 제2절연층(600)을 층간절연층으로 증착한다. 이에 따라, 반도체 제2패턴(410)은 제2절연층(600) 및 제1절연층(200)에 의해 수직한 형상으로 둘레가 절연되게 된다. 제2절연층(600)을 BPSG, HDP 또는 SOD 등의 절연 물질로 증착한 후, CMP와 같은 평탄화 방법을 평탄화하여 반도체 제2패턴(410)의 상측 표면을 노출시킨다.
도 26을 참조하면, 반도체 제2패턴(410)에 이온주입을 수행하여 PN 접합 다 이오드를 형성한다. 예컨대, N- 이온주입을 수행하여 N형 불순물층(413)을 형성하고, P+ 이온주입을 수행하여 P형 불순물층(415)을 형성하여 수직 구조의 PN 접합 다이오드를 형성한다.
도 27을 참조하면, 반도체 제2패턴(410) 상측에 코발트(Co)를 증착하고 급속어닐링(RTA: Rapid Temperature Anneal)과 같은 열처리를 수행하여 코발트 실리사이드(CoSi)화를 유도하여 바닥 전극(710)을 형성하고, 바닥 전극(710) 상에 히터(heater)로 이용될 콘택(730)을 제3절연층(730)을 관통하는 형태로 형성한 후, 콘택(730) 상에 상변화층(740) 및 상부 전극(750)을 형성하여 상변화 메모리 소자의 저항부를 구성한다. 이러한 저항부를 억세스하는 억세스부로 PN 다이오드가 작용하게 된다. 이에 따라, PN 다이오드-상변화 저항부를 포함하는 상변화 메모리 소자가 구성되게 된다.
본 발명에 따르면, PRAM 소자의 기본 셀을 구성하는 수직형 PN 다이오드를 노광 장치의 해상력 이상으로 미세한 크기로 구현할 수 있다. 50㎚ 미만의 크기로 반도체 패턴을 건식 ArF 노광 장치를 사용하여 패터닝하는 것이 가능하다. 이와 같이 미세한 크기로 PN 다이오드를 구성하는 반도체 패턴을 형성할 수 있어, PRAM 소자의 전력 소모를 줄이는 것이 가능하다. 이러한 본 발명의 실시예는 PRAM, ZRAM, STTRAM 및 DRAM 셀을 구성하는 미세 패턴을 패터닝하는 과정에 적용될 수 있다.
도 1 내지 도 24는 본 발명의 실시예에 따른 미세 패턴 형성 방법을 보여주는 도면들이다.
도 25 내지 도 27은 본 발명의 실시예에 따른 상변화 메모리 소자 형성 방법을 보여주는 도면들이다.

Claims (14)

  1. 반도체 기판 상에 제1절연층을 형성하는 단계;
    상기 제1절연층을 관통하는 관통홀들을 형성하는 단계;
    상기 관통홀들을 채우는 반도체 제1패턴들을 형성하는 단계;
    상기 반도체 제1패턴들의 중심을 교차하는 오프닝라인(opening line)들을 가지는 포토레지스트 패턴을 형성하는 단계;
    상기 오프닝라인들에 노출되는 상기 반도체 제1패턴 부분을 선택적으로 식각하여 상기 반도체 제1패턴을 상호 이격된 네 개의 반도체 제2패턴들로 분리하는 단계; 및
    상기 반도체 제2패턴들 사이를 채우는 제2절연층을 형성하는 단계를 포함하는 미세 패턴 형성 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 반도체 제1패턴을 형성하는 단계는
    상기 관통홀을 채우게 실리콘(Si)층을 선택적 에피택셜 성장(SEG)시키는 단계; 및
    상기 실리콘층을 화학기계적연마(CMP)하여 상기 반도체 제1패턴으로 분리시키는 단계를 포함하는 미세 패턴 형성 방법.
  3. 삭제
  4. 반도체 기판 상에 제1절연층을 형성하는 단계;
    상기 제1절연층 상에 제1피치(pitch)로 배열된 오프닝홀(opening hole)들을 가지는 제1포토레지스트 패턴을 형성하는 단계;
    상기 오프닝홀에 노출되는 상기 제1절연층 부분을 선택적으로 식각하여 관통홀들을 형성하는 단계;
    상기 관통홀들을 채우는 반도체 제1패턴들을 형성하는 단계;
    상기 오프닝홀의 위치에서 X축 및 Y축 방향으로 상기 제1피치의 절반인 제2피치만큼씩 이동한 위치에 위치하고 상기 제1포토레지스트 패턴의 형상에 대해 역상(reverse pattern)을 가져 상기 오프닝홀들 사이 부분에 대응되는 부분이 상기 반도체 제1패턴의 중심을 교차하는 오프닝라인(opening line)으로 형성된 제2포토레지스트 패턴을 형성하는 단계;
    상기 오프닝라인들에 노출되는 상기 반도체 제1패턴 부분을 선택적으로 식각하여 상기 반도체 제1패턴을 상호 이격된 네 개의 반도체 제2패턴들로 분리하는 단계; 및
    상기 반도체 제2패턴들 사이를 채우는 제2절연층을 형성하는 단계를 포함하는 미세 패턴 형성 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 반도체 기판에 상기 반도체 제2패턴들에 접촉되는 활성 영역들이 라인(line) 형태로 상기 제2피치를 가지며 배열되게 설정하는 소자분리층을 형성하는 단계를 더 포함하는 미세 패턴 형성 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 제1포토레지스트 패턴을 형성하는 단계는
    상기 오프닝홀들에 대응되는 투광 영역들이 상기 제1피치(pitch)로 배열된 제1포토마스크(photomask)를 이용하는 제1노광을 수행하는 단계를 포함하고,
    상기 제2포토레지스트 패턴을 형성하는 단계는
    상기 제1포토마스크의 상기 투광 영역에 대응되는 차광 영역을 가지는 반대 톤(tone)의 제2포토마스크를 이용하여 상기 투광 영역의 위치에서 X축 및 Y축 방향으로 상기 제1피치의 절반인 제2피치만큼씩 이동한 위치에 상기 차광 영역들 사이 부분이 대응되게 제2노광을 수행하는 단계를 포함하는 미세 패턴 형성 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 반도체 제1패턴을 형성하는 단계는
    상기 관통홀을 채우게 실리콘(Si)층을 선택적 에피택셜 성장(SEG)시키는 단계; 및
  8. 삭제
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상변화 메모리 소자의 저항부를 억세스(access)하는 수직형 PN 다이오드(diode)를 형성하기 위해 상기 반도체 제2패턴에 N형 불순물 이온주입 및 P형 불순물 이온주입을 수행하는 단계를 더 포함하는 미세 패턴 형성 방법.
  10. 반도체 기판 상에 제1절연층을 형성하는 단계;
    상기 제1절연층을 관통하는 관통홀들을 형성하는 단계;
    상기 관통홀들을 채우는 반도체 제1패턴들을 형성하는 단계;
    상기 반도체 제1패턴들의 중심을 교차하는 오프닝라인(opening line)들을 가지는 제1포토레지스트 패턴을 형성하는 단계;
    상기 오프닝라인들에 노출되는 상기 반도체 제1패턴 부분을 선택적으로 식각하여 상기 반도체 제1패턴을 상호 이격된 네 개의 반도체 제2패턴들로 분리하는 단계;
    상기 반도체 제2패턴들 사이를 채우는 제2절연층을 형성하는 단계;
    상기 반도체 제2패턴에 N형 및 P형 불순물을 이온주입하여 다이오드(diode)를 형성하는 단계; 및
    상기 다이오드에 연결되는 바닥 전극, 콘택(contact), 상변화층 및 상부 전극을 포함하는 상변화 저항부를 형성하는 단계를 포함하는 상변화 메모리 소자 형성 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 반도체 기판에 상기 반도체 제2패턴들에 접촉되는 활성 영역들이 라인(line) 형태로 상기 반도체 제2패턴들의 배열 피치(pitch)와 대등한 피치를 가지며 배열되게 설정하는 소자분리층을 형성하는 단계를 더 포함하는 상변화 메모리 소자 형성 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 관통홀들을 형성하는 단계는
    투광 영역들이 제1피치(pitch)로 배열된 제1포토마스크(photomask)를 이용하는 제1노광을 수행하여 상기 제1절연층 상에 상기 투광 영역들에 대응되는 오프닝홀(opening hole)들을 가지는 제2포토레지스트 패턴을 형성하는 단계; 및
    상기 오프닝홀에 노출되는 상기 제1절연층 부분을 선택적으로 식각하는 단계를 포함하고,
    상기 제1포토마스크의 상기 투광 영역에 대응되는 차광 영역을 가지는 반대 톤(tone)의 제2포토마스크를 이용하여 상기 투광 영역의 위치에서 X축 및 Y축 방향으로 상기 제1피치의 절반인 제2피치만큼씩 이동한 위치에 상기 차광 영역들 사이 부분이 대응되게 제2노광을 수행하는 단계를 포함하는 상변화 메모리 소자 형성 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 반도체 제1패턴을 형성하는 단계는
    상기 관통홀을 채우게 실리콘(Si)층을 선택적 에피택셜 성장(SEG)시키는 단계; 및
    상기 실리콘층을 화학기계적연마(CMP)하여 상기 반도체 제1패턴으로 분리시키는 단계를 포함하는 상변화 메모리 소자 형성 방법.
  14. 삭제
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