CN116847659A - 半导体存储装置 - Google Patents

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CN116847659A CN202210782143.7A CN202210782143A CN116847659A CN 116847659 A CN116847659 A CN 116847659A CN 202210782143 A CN202210782143 A CN 202210782143A CN 116847659 A CN116847659 A CN 116847659A
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Abstract

实施方式提供集成性高的半导体存储装置。实施方式的半导体存储装置具有层叠体、多条位线以及多个柱状体。多条位线包括第1位线、第2位线、第3位线以及第4位线。多个柱状体包括第1柱状体、第2柱状体、第3柱状体、第4柱状体、第5柱状体、第6柱状体、第7柱状体以及第8柱状体。第1柱状体与第1位线电连接。第2柱状体与第3位线电连接。第3柱状体与第2位线电连接。第4柱状体与第4位线电连接，第5柱状体与第2位线电连接。第6柱状体与第4位线电连接。第7柱状体与第1位线电连接。第8柱状体与第3位线电连接。

Description

半导体存储装置
本申请享受以日本特许申请2022-44896号(申请日：2022年3月22日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体存储装置。
背景技术
已知以三维的方式层叠了存储单元的NAND型闪速存储器。
发明内容
本发明提供集成性高的半导体存储装置。
实施方式的半导体存储装置具有层叠体、多条位线、至少一个以上的第1绝缘体、至少一个以上的第2绝缘体、多个柱状体以及多个过孔。层叠体在第1方向上交替地层叠了多个导电层和多个绝缘层而成。多条位线在层叠体的上方，沿着与第1方向交叉的第2方向延伸，在与第1方向和第2方向交叉的第3方向上相互空开间隔而配置。第1绝缘体在层叠体内沿着第1方向和第3方向延伸，在第2方向上将多个导电层截断。第2绝缘体在第1方向和第2方向上延伸，在第2方向上将多个导电层中的至少包括最上层的一部分截断。多个柱状体在第1绝缘体与第2绝缘体之间以及相邻的第2绝缘体之间的各区域中的、相互相邻的第1区域和第2区域内，在第1方向上延伸，各自包括半导体主体。多个过孔各自将多个柱状体中的任一个柱状体与多条位线中的任一条位线连接。多条位线包括在第3方向上依次排列的第1位线、第2位线、第3位线以及第4位线。多个柱状体包括在第2方向上依次排列的第1柱状体、第2柱状体、第3柱状体、第4柱状体、第5柱状体、第6柱状体、第7柱状体以及第8柱状体。第1柱状体配置为从第1方向观察时与第1位线重叠。第2柱状体配置为从第1方向观察时与第3位线重叠。第3柱状体配置为从第1方向观察时与第2位线重叠。第4柱状体配置为从第1方向观察时与第4位线重叠。第5柱状体配置为从第1方向观察时与第2位线重叠。第6柱状体配置为从第1方向观察时与第4位线重叠。第7柱状体配置为从第1方向观察时与第1位线重叠。第8柱状体配置为从第1方向观察时与第3位线重叠。第1柱状体与第1位线电连接。第2柱状体与第3位线电连接。第3柱状体与第2位线电连接。第4柱状体与第4位线电连接，第5柱状体与第2位线电连接。第6柱状体与第4位线电连接。第7柱状体与第1位线电连接。第8柱状体与第3位线电连接。
此外，优选在相邻的第1绝缘体之间沿着第2方向交替地反复配置有第1区域和第2区域。
另外，优选分别与第2柱状体和第3柱状体连接的过孔彼此的第2方向上的间隔和分别与第6柱状体和第7柱状体连接的过孔彼此的第2方向上的间隔，比分别与第1柱状体和第2柱状体连接的过孔彼此的第2方向上的间隔、分别与第3柱状体和第4柱状体连接的过孔彼此的第2方向上的间隔、分别与第4柱状体和第5柱状体连接的过孔彼此的第2方向上的间隔、分别与第5柱状体和第6柱状体连接的过孔彼此的第2方向上的间隔以及分别与第7柱状体和第8柱状体连接的过孔彼此的第2方向上的间隔大。
另外，优选多个过孔配置为：分别与第1柱状体和第2柱状体连接的过孔彼此的第2方向上的间隔、分别与第3柱状体和第4柱状体连接的过孔彼此的第2方向上的间隔、分别与第4柱状体和第5柱状体连接的过孔彼此的第2方向上的间隔、分别与第5柱状体和第6柱状体连接的过孔彼此的第2方向上的间隔以及分别与第7柱状体和第8柱状体连接的过孔彼此的第2方向上的间隔全部成为相同的大小。
另外，优选多个柱状体在从第1方向的俯视下以大致等间距配置。
附图说明
图1是表示第1实施方式的半导体存储装置和存储控制器的框图。
图2是表示第1实施方式的半导体存储装置的存储单元阵列的一部分的等效电路的图。
图3是表示第1实施方式的半导体存储装置的一部分的俯视图。
图4是表示第1实施方式的变形例的半导体存储装置的一部分的剖面图。
图5是表示第1实施方式的半导体存储装置的一部分的剖面图。
图6是将第1实施方式的半导体存储装置的柱状体的附近放大而得到的剖面图。
图7是将第1实施方式的半导体存储装置的柱状体的附近放大、并沿着导电层切断而得到的剖面图。
标号说明
1半导体存储装置；2存储控制器；10存储单元阵列；11行译码器；12感测放大器；13定序器；20层叠体；21、21A、21B、21C导电层；22绝缘层；30、30A、30B、30C、30D、30E、30F、30G、30H柱状体；32半导体主体；35电荷蓄积膜；41第1绝缘体；42第2绝缘体；BL、BL1、BL2、BL3、BL4位线；BLK块；CP接触部；MH存储孔；MT存储单元晶体管；P1～P7间隔(间距)；SGS选择栅极线(源极侧)；SGD选择栅极线(漏极侧)；SL源极线；STR串；STRa串(第1区域)；STRb串(第2区域)；ST缝隙(slit)；SHE缝隙；Sub基板；V1过孔；Y1第1列；Y2第2列
具体实施方式
以下，参照附图对实施方式的半导体存储装置进行说明。在以下的说明中，对具有相同或者类似的功能的构成标注同一标号。并且，有时省略那样构成的重复的说明。另外，在以下的说明中，对具有大致相同的功能和构成的构成要素标注同一标号。构成参照标号的字符之后的数字由包括相同的字符的参照标号进行参照，并且，被使用于对具有同样的构成的要素彼此进行区别。在不需要对由包括相同的字符的参照标号表示的要素相互进行区别的情况下，这些要素分别由仅包括字符的参照标号进行参照。附图是示意性的或者概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等不一定限于与现实的相同。
在本申请中，“连接”不限定于在物理上连接的情况，也包括电连接的情况。在本申请中，“平行”、“正交”或者“相同”也分别包括“大致平行”、“大致正交”或者“大致相同”的情况。在本申请中，“在A方向上延伸”例如意味着A方向上的尺寸比后述的X方向、Y方向以及Z方向上的各尺寸中的最小尺寸大。在此所说的“A方向”是任意方向。
首先，对X方向、Y方向、Z方向进行定义。X方向和Y方向是与后述的基板Sub的表面大致平行的方向。X方向和Y方向相互正交。Z方向与X方向以及Y方向正交，是从基板Sub远离的方向。但是，这些表达是为了便于说明而使用的，并不规定重力方向。在本实施方式中，Z方向是“第1方向”的一个例子，Y方向是“第2方向”的一个例子，X方向是“第3方向”的一个例子。
在以下要参照的附图中，例如Y方向与位线BL的延伸方向对应，Z方向与相对于在半导体存储装置1的形成中所使用的基板Sub的表面的铅垂方向对应。在俯视图中，为了容易观察附图，对一部分的构成适当地附加了阴影线。附加于俯视图的阴影线不一定与附加了阴影线的构成要素的材料、特性相关联。在俯视图和剖面图各自中，为了容易观察附图，适当省略了布线、接触部、层间绝缘膜等的一部分构成要素的图示。
＜1＞第1实施方式
以下，对第1实施方式涉及的半导体存储装置1进行说明。
＜1-1＞半导体存储装置1的整体构成
图1是表示半导体存储装置1和存储控制器2的框图。半导体存储装置1是非易失性的半导体存储装置，例如为NAND型闪速存储器。半导体存储装置1例如具备存储单元阵列10、行译码器11、感测放大器12以及定序器13。
存储单元阵列10包括多个块BLK0～BLKn(n为1以上的整数)。各块BLK是非易失性的存储单元晶体管MT(参照图2)的集合。在存储单元阵列10设置有多条位线和多条字线。各存储单元晶体管MT连接于一条位线和一条字线。关于存储单元阵列10的详细构成，将在后面进行描述。
行译码器11基于从外部的存储控制器2接收到的地址信息ADD，对一个块BLK进行选择。行译码器11通过对多条字线分别施加所希望的电压，控制对于存储单元阵列10的数据的写入动作和读出动作。
感测放大器12根据从存储控制器2接收到的写入数据DAT，对各位线施加所希望的电压。感测放大器12基于位线的电压来判定存储于存储单元晶体管MT的数据，向存储控制器2发送所判定的读出数据DAT。
定序器13基于从存储控制器2接收到的命令CMD，对半导体存储装置1整体的动作进行控制。
以上说明过的半导体存储装置1和存储控制器2也可以由这些组合构成一个半导体装置。对于半导体装置，例如可举出如SD(注册商标)卡那样的存储卡、SSD(Solid StateDrive，固态硬盘驱动器)等。
＜1-2＞存储单元阵列10的电路结构
接着，对存储单元阵列10的电结构进行说明。
图2是表示存储单元阵列10的一部分的等效电路的图。图2提取存储单元阵列10所包含的一个块BLK来进行了表示。块BLK包括多个(例如4个)串STR0～STR3。
各串STR0～STR3为多个NAND串NS的集合体。各NAND串NS的一端连接于位线BL0～BLm(m为1以上的整数)中的任一条。NAND串NS的另一端连接于源极线SL。各NAND串NS包括多个存储单元晶体管MT0～MTn(n为1以上的整数)、第1选择晶体管S1以及第2选择晶体管S2。
多个存储单元晶体管MT0～MTn相互电串联连接。存储单元晶体管MT包括控制栅极和存储层叠膜(例如电荷蓄积膜)，以非易失的方式存储数据。存储单元晶体管MT根据被施加于控制栅极的电压，使存储层叠膜的状态变化(例如在电荷蓄积膜蓄积电荷)。存储单元晶体管MT的控制栅极连接于所对应的字线WL0～WLn中的任一条。存储单元晶体管MT经由字线WL而与行译码器11电连接。
各NAND串NS中的第1选择晶体管S1连接在多个存储单元晶体管MT0～MTn与任一条位线BL0～BLm之间。第1选择晶体管S1的漏极连接于任一条位线BL0～BLm。第1选择晶体管S1的源极连接于存储单元晶体管MTn。各NAND串NS中的第1选择晶体管S1的控制栅极连接于任一条选择栅极线SGD0～SGD3。第1选择晶体管S1经由选择栅极线SGD而与行译码器11电连接。第1选择晶体管S1在预定电压被施加于了选择栅极线SGD0～SGD3中的任一条的情况下，将NAND串NS和位线BL连接。
各NAND串NS中的第2选择晶体管S2连接在多个存储单元晶体管MT0～MTn与源极线SL之间。第2选择晶体管S2的漏极连接于存储单元晶体管MT0。第2选择晶体管S2的源极连接于源极线SL。第2选择晶体管S2的控制栅极连接于选择栅极线SGS。第2选择晶体管S2经由选择栅极线SGS与行译码器11电连接。第2选择晶体管S2在预定电压被施加到了选择栅极线SGS的情况下，将NAND串NS和源极线SL连接。
此外，存储单元阵列10也可以是上述说明过的以外的其它电路结构。例如，各块BLK包括的各串STR的个数、各NAND串NS包括的存储单元晶体管MT以及选择晶体管STD和STS的个数也可以进行变更。另外，NAND串NS也可以包括一个以上的虚设晶体管。
＜1-3＞存储单元阵列10的构造
以下，对本实施方式中的存储单元阵列10的构造的一个例子进行说明。
此外，在以下所参照的附图中，为了容易观察附图，对俯视图适当地附加了阴影线。对俯视图所附加的阴影线不一定与附加了阴影线的构成要素的材料、特性相关联。在剖面图中，为了容易观察附图，适当省略了绝缘层(层间绝缘膜)、布线、接触部等的构成要素。
＜1-3-1＞存储单元阵列10的平面布局
使用图3，对第1实施方式涉及的半导体存储装置1具备的存储单元阵列10的平面布局的一个例子进行说明。
图3是表示第1实施方式的半导体存储装置1的一部分的俯视图。具体而言，图3是存储单元阵列10的单元阵列区域的特征部分的俯视图。图3是俯视层叠体20而得到的图，以虚线表示位于层叠体20的Z方向上方的位线BL1～BL4。在图3中，提取与一个块BLK对应的区域来进行了表示。
如图3所示，存储单元阵列10包括多个缝隙ST(在图3中为ST1、ST2)和多个缝隙SHE(在图3中为SHE1～SHE3)。多个缝隙ST各自是在Z方向上贯通层叠体20、在Y方向上对层叠体20进行区分的槽。即，缝隙ST在Z方向和X方向上延伸，在Z方向上层叠的多个导电层21在Y方向上由缝隙ST截断。多个缝隙SHE各自从层叠体20的位线侧的上表面20a直至到达层叠体20的中途。上表面20a是“第1面”的一个例子。多个缝隙ST和多个缝隙SHE均在X方向上延伸。
多个缝隙ST各自沿着X方向延伸地设置，在Y方向上排列。在Y方向上相邻的缝隙ST之间布置有多个缝隙SHE。多个缝隙SHE各自沿着X方向延伸地设置，在Y方向上排列。
具体而言，缝隙ST例如将分别与栅电极、选择栅极线SGD以及选择栅极线SGS对应的多个导电层21截断。换言之，缝隙ST在X方向上延伸，使分别与栅电极、选择栅极线SGD以及选择栅极线SGS对应的多个导电层21在Y方向上相隔离。
另一方面，缝隙SHE从层叠体20的上表面20a直至层叠体20的中途地被设置。即，缝隙SHE在Z方向和X方向上延伸，通过缝隙SHE将多个导电层21中的至少包括最上层(也即是最靠近位线BL的导电层21)的一部分在Y方向上截断。具体而言，例如，缝隙SHE被设置直至与选择栅极线SGD对应的导电层21(导电层21C)的位置。也即是，缝隙SHE在X方向上延伸，使与选择栅极线SGD对应的导电层21(导电层21C)在Y方向上相隔离。
缝隙ST具有在槽的内部埋入了由绝缘部件形成的第1绝缘体41的构造。缝隙SHE具有在槽的内部埋入了由绝缘部件形成的第2绝缘体42的构造。此外，在缝隙ST内也可以隔着第1绝缘体41而埋入有导电体。也可以使用该被埋入了的导电体来作为源极线SL的接触部。
在以上说明过的存储单元阵列10的平面布局中，由缝隙ST和缝隙SHE划分出的区域的各个与一个串STR对应。例如在图3所示的例子中，分别在X方向上延伸、由缝隙SHE1～SHE3划分出的串STRa、STRb在Y方向上排列。即，夹着缝隙SHE2，串STRa、STRb在Y方向上相邻。并且，在存储单元阵列10例如在Y方向上反复配置有图3所示的布局。在此，串STRa为“第1区域”的一个例子，串STRb为“第2区域”的一个例子。
＜1-3-2＞单元区域中的存储单元阵列10的构造
接着，对第1实施方式涉及的半导体存储装置1的单元区域中的存储单元阵列10的详细的平面布局进行说明。此外，以下说明的柱状体30、接触部CP、过孔V1、位线BL的数量为一个例子，本实施方式不限定于此。也即是，本实施方式中的接触部CP、过孔V1、位线BL的数量能够在不脱离本实施方式的主旨的范围内进行各种变更。
如图3所示，存储单元阵列10包括多个柱状体30、多个接触部CP、多个过孔V1以及多个位线BL。具体而言，对于存储单元阵列10，每一个串STR包括例如由配置在Y方向上的不同的位置的4个柱状体30、与其对应的4个接触部CP和4个过孔V1以及4条位线BL(BL1～BL4)构成的群。
多个柱状体30各自例如作为一个NAND串NS发挥功能。
多个柱状体30沿着多个“列”和“行”来设置。
排列多个柱状体30的各“列”分别在Y方向上延伸，在位线BL1与BL2之间以及位线BL3与BL4之间设置有2列。具体而言，在位线BL1与BL2之间设置有第1列Y1，在位线BL3与BL4之间设置有第2列Y2。此外，在图3中省略了一部分的图示，但在存储单元阵列10中包括4个柱状体30、与其对应的4个接触部CP和4个过孔V1以及4条位线BL(BL1～BL4)的群有时也例如在X方向上反复配置。在该情况下，在图3中表示的第1列Y1和第2列Y2在X方向上交替地设置。
关于排列有多个柱状体30的“行”，在X方向上延伸，在缝隙ST之间沿着Y方向设置有多个行。具体而言，在图3所示的例子中，在各串STR中分别设置有4行。在此，对于串STRa中的4个行，在Y方向上，从靠近缝隙ST1的行起依次标记为X1、X2、X3、X4，对于串STRb中的4个行，在Y方向上，从靠近缝隙ST1的行起依次标记为X5、X6、X7、X8。另外，有时也将行Xm(m为1～8)称为“第m行”(例如在行X1的情况下为“第1行”)。
在本实施方式的存储单元阵列10中，在各行与第1列Y1和第2列Y2中的任一列对应地设置有柱状体30。
多个柱状体30分别在Z方向上延伸，例如分别在Z方向上将层叠体20贯通。例如在从Z方向的俯视下，多个柱状体30在Y方向上排列为之字形状。在各个串STR中在Y方向上排列为之字形的柱状体30的数量例如相同。图3所示的串STR分别在Y方向上呈之字形排列有4个柱状体30。在从Z方向的俯视下，柱状体30例如为圆或者椭圆。
在此，在串STRa(即第1区域)中，将在Y方向上呈之字形排列的柱状体30分别称为第1柱状体30A、第2柱状体30B、第3柱状体30C、第4柱状体30D。在串STRb(即第2区域)中，将在Y方向呈之字形排列的柱状体30分别称为第5柱状体30E、第6柱状体30F、第7柱状体30G、第8柱状体30H。
在串STRa中，按第1柱状体30A、第2柱状体30B、第3柱状体30C、第4柱状体30D的顺序在Y方向上进行排列。在串STRb中，按第5柱状体30E、第6柱状体30F、第7柱状体30G、第8柱状体30H的顺序在Y方向上进行排列。
具体而言，如图3所示，在串STRa的情况下，第1柱状体30A设置于第1列Y1的第1行，第2柱状体30B设置于第2列Y2的第2行，第3柱状体30C设置于第1列Y1的第3行，第4柱状体30D设置于第2列Y2的第4行。即，第1柱状体30A和第3柱状体30C配置为从Z方向观察时分别与第1位线BL1和第2位线BL2这两方重叠，第2柱状体30B和第4柱状体30D配置为从Z方向观察时分别与第3位线BL3和第4位线BL4这两方重叠。另外，第2柱状体30B在Y方向上配置在第1柱状体30A和第3柱状体30C之间，第4柱状体30D在Y方向上相对于第3柱状体30C而配置在与第2柱状体30B相反一侧。
另一方面，在串STRb的情况下，第5柱状体30E设置于第1列Y1的第5行，第6柱状体30F设置于第2列Y2的第6行，第7柱状体30G设置于第1列Y1的第7行，第8柱状体30H设置于第2列Y2的第8行。即，第5柱状体30E和第7柱状体30G配置为从Z方向观察时分别与第1位线BL1和第2位线BL2这两方重叠，第6柱状体30F和第8柱状体30H配置为从Z方向观察时分别与第3位线BL3和第4位线BL4这两方重叠。另外，第6柱状体30F在Y方向上配置在第5柱状体30E和第7柱状体30G之间，第8柱状体30H在Y方向上相对于第7柱状体30G而配置在与第6柱状体30F相反一侧。
多条位线BL分别在Y方向上延伸，在X方向上排列。各位线BL被布置为按各串STR与两个柱状体30重叠。另外，将与第1柱状体30A、第2柱状体30B、第3柱状体30C、第4柱状体30D、第5柱状体30E、第6柱状体30F、第7柱状体30G、第8柱状体30H中的任一个电连接的位线BL分别称为第1位线BL1、第2位线BL2、第3位线BL3、第4位线BL4。按第1位线BL1、第2位线BL2、第3位线BL3、第4位线BL4的顺序在X方向上进行排列。
此外，在图3所示的本例子中，与各柱状体30重叠地布置有两条位线BL。例如，第1柱状体30A配置为从Z方向观察时与第1位线BL1和第2位线BL2这两条重叠。在与柱状体30重叠的两条位线BL中的一条位线BL和该柱状体30之间设置有过孔V1。各柱状体30经由过孔V1与所对应的位线BL电连接。具体而言，各柱状体30经由设置在位线BL的下方的过孔V1和设置在该过孔V1的下方的接触部CP与位线BL连接。
在此，在串STRa中，第1柱状体30A与第1位线BL1电连接，第2柱状体30B与第3位线BL3电连接，第3柱状体30C与第2位线BL2电连接，第4柱状体30D与第4位线BL4电连接。
另一方面，在Y方向上与串STRa夹着缝隙SHE2相邻的串STRb中，第5柱状体30E与第2位线BL2电连接，第6柱状体30F与第4位线BL4电连接，第7柱状体30G与第1位线BL1电连接，第8柱状体30H与第3位线BL3电连接。
此外，作为第1实施方式的变形例，如图4所示，在串STRa中也可以为如下布局：第1柱状体30A与第2位线BL2电连接，第2柱状体30B与第4位线BL4电连接，第3柱状体30C与第1位线BL1电连接，第4柱状体30D与第3位线BL3电连接。在这样的情况下，在串STRb中，第5柱状体30E与第1位线BL1电连接，第6柱状体30F与第3位线BL3电连接，第7柱状体30G与第2位线BL2电连接，第8柱状体30H与第4位线BL4电连接。
另外，在本实施方式中，在将与第1柱状体30A～第8柱状体30H分别对应的过孔V1彼此的Y方向上的间隔(间距)分别定义为了间距P1、P2、P3、P4、P5、P6、P7的情况下，优选间距P2和间距P6比间距P1、P3、P4、P5、P7大。也即是，优选与第2柱状体30B和第3柱状体30C分别连接的过孔V1彼此的Y方向上的间距P2以及与第6柱状体30F和第7柱状体30G分别连接的过孔V1彼此的Y方向上的间距P6，比与其它柱状体30对应的过孔V1彼此的间距大。在各个柱状体30各形成一个接触部CP的情况下，容易产生过孔V1的间隔接近的部分。于是，通过增大过孔V1的间隔接近的部分中的过孔V1的Y方向上的间距，能够降低因通过光刻制作各过孔V1时的制造误差而过孔V1彼此接触(短路)的可能性，并且，能够提高一个块BLK内的柱状体30的集成性。
另外，在本实施方式中，与第1柱状体30A和第2柱状体30B连接的过孔V1彼此的间距P1、与第3柱状体30C和第4柱状体30D连接的过孔V1彼此的间距P3、与第4柱状体30D和第5柱状体30E连接的过孔V1彼此的间距P4、与第5柱状体30E和第6柱状体30F连接的过孔V1彼此的间距P5以及与第7柱状体30G和第8柱状体30H连接的过孔V1彼此的间距P7优选全部为相同的大小。由此，能够进一步提高一个块BLK内的柱状体30的集成性。
另外，关于多个柱状体30的配置，在X方向上相邻的柱状体30间的间距也可以不相同。但是，从多个柱状体30的集成性的观点出发，优选多个柱状体30在从Z方向的俯视下以大致等间距配置。同样地，在Y方向上相邻的柱状体30间的间距也可以不相同，但在Y方向上也优选多个柱状体30以大致等间距配置。具体而言，多个柱状体30优选配置为在Y方向上成为相同的间距，并且，在X方向上也以相同的间距配置。由此，能够进一步提高一个块BLK内的柱状体30的集成性。
以上，对本实施方式涉及的半导体存储装置1的单元区域中的存储单元阵列10的详细的平面布局进行了说明，但本实施方式的半导体存储装置1不限于图3所示的布局。本实施方式的半导体存储装置1例如也可以是在相邻的缝隙ST之间沿着Y方向交替地反复配置有串STRa和串STRb的布局。
另外，在以上说明过的存储单元阵列10的平面布局中，在相邻的缝隙ST间布置的缝隙SHE的条数可以设计为任意条数。相邻的两条缝隙ST间的串STR的个数基于在相邻的两条缝隙ST间布置的缝隙SHE的条数而变化。
＜1-3-3＞存储单元阵列10的单元区域中的剖面构造
接着，使用图5对第1实施方式涉及的半导体存储装置1具备的存储单元阵列10的单元区域中的剖面构造的一个例子进行说明。
图5是沿着图3的C-C线的剖面图，示出第1实施方式涉及的半导体存储装置1具备的存储单元阵列10的单元区域中的剖面构造的一个例子。
存储单元阵列10具有基板Sub、源极线SL、层叠体20、多个柱状体30、多个接触部CP、多个过孔V1以及多条位线BL。
基板Sub例如为硅基板。在基板Sub上例如形成有存储单元阵列10的单元阵列区域和外围区域。
源极线SL配置在基板Sub上。源极线SL由导电体或者半导体形成。源极线SL例如为p型半导体。源极线SL在X方向和Y方向上扩展。
层叠体20在Z方向上具有多个导电层21和多个绝缘层22。导电层21和绝缘层22交替地层叠。多个导电层21分别在X方向和Y方向上扩展。多个绝缘层22分别在X方向和Y方向上扩展。导电层21例如为金属或者半导体。导电层21例如是掺杂了钨、杂质的多晶硅。导电层21的数量是任意的。
导电层21例如在功能上被分为三个。
导电层21A位于多个导电层21中的最靠近源极线SL的位置。导电层21A也可以为多层。导电层21A例如作为与第2选择晶体管S2相连的选择栅极线SGS发挥功能。
导电层21B位于多个导电层21中的次于导电层21A地靠近源极线SL的位置。导电层21B分别连接于字线WL。导电层21B作为存储单元晶体管MT的栅电极发挥功能。导电层21B也可以是多层。
导电层21C是多个导电层21中的除了导电层21A、21B之外的导电层。导电层21C例如是从层叠体20上起数层的导电层。导电层21C例如作为与第1选择晶体管S1相连的选择栅极线SGD发挥功能。
绝缘层22位于导电层21与源极线SL之间以及在Z方向上相邻的导电层21之间。绝缘层22例如包含硅氧化物。绝缘层22对相邻的导电层21之间进行绝缘。绝缘层22的数量根据导电层21的数量来决定。
位线BL隔着接触部CP和过孔V1设置在最上层的导电层21(导电层21C)的上方。位线BL形成在沿着Y方向延伸的线上。位线BL例如含有铜(Cu)。
多个柱状体30分别沿着Z方向延伸地设置，将层叠体20贯通，其底部与源极线SL接触。
图6是将第1实施方式涉及的柱状体30的附近放大而得到的剖面图。图7是沿着导电层21将第1实施方式涉及的柱状体30的附近切断而得到的剖面图。图6是以YZ面将柱状体30切断而得到的剖面，图7是以XY面将柱状体30切断而得到的剖面。柱状体30位于形成在层叠体20内的存储孔MH内。
柱状体30分别具有芯31、半导体主体32、存储膜33。在存储孔MH内，从内侧开始依次具有芯31、半导体主体32、存储膜33。
芯31在Z方向上延伸，呈柱状。芯31例如包含硅氧化物。芯31位于半导体主体32的内侧。
半导体主体32在Z方向上延伸。半导体主体32为有底的筒状。半导体主体32将芯31的外侧面覆盖。半导体主体32例如包含硅。硅例如为使非晶硅结晶化而得到的多晶硅。半导体主体32是第1选择晶体管S1、存储单元晶体管MT以及第2选择晶体管S2各自的沟道。沟道是源极侧与漏极侧之间的载流子的流路。
存储膜33在Z方向上延伸。存储膜33将半导体主体32的外侧面覆盖。存储膜33位于存储孔MH的内表面与半导体主体32的外侧面之间。存储膜33例如包括隧道绝缘膜34、电荷蓄积膜35以及覆盖绝缘膜36。按隧道绝缘膜34、电荷蓄积膜35、覆盖绝缘膜36的顺序位于半导体主体32的附近。
隧道绝缘膜34位于电荷蓄积膜35与半导体主体32之间。隧道绝缘膜34例如包含硅氧化物或者硅氧化物和硅氮化物。隧道绝缘膜34是半导体主体32与电荷蓄积膜35之间的电位势垒。
电荷蓄积膜35位于各个导电层21以及绝缘层22与隧道绝缘膜34之间。电荷蓄积膜35例如包含硅氮化物。电荷蓄积膜35和多个导电层21的各个交叉的部分分别作为晶体管发挥功能。通过电荷蓄积膜35与多个导电层21交叉的部分(电荷蓄积部)内的电荷的有无或者所蓄积的电荷量，存储单元晶体管MT保持数据。电荷蓄积部位于各个导电层21与半导体主体32之间，由绝缘材料将其周围包围。
覆盖绝缘膜36例如位于各个绝缘层22与电荷蓄积膜35之间。覆盖绝缘膜36例如包含硅氧化物。覆盖绝缘膜36在加工时保护电荷蓄积膜35免于被蚀刻。覆盖绝缘膜36既可以没有，也可以在导电层21与电荷蓄积膜35之间残留一部分而作为阻挡绝缘膜来使用。
另外，如图6所示，在各个导电层21与绝缘层22之间以及各个导电层21与存储膜33之间也可以具有阻挡绝缘膜21a、阻隔膜(barrier film)21b。阻挡绝缘膜21a对反向隧穿(back-tunneling)进行抑制。反向隧穿是电荷从导电层21向存储膜33返回的现象。阻隔膜21b使导电层21与阻挡绝缘膜21a之间的紧贴性提高。阻挡绝缘膜21a例如为层叠了硅氧化膜、金属氧化物膜、多个绝缘膜而成的层叠构造膜。金属氧化物的一个例子为铝氧化物。阻隔膜21b例如在导电层21为钨的情况下作为一个例子而为氮化钛、氮化钛和钛的层叠构造膜。
接触部CP和过孔V1是将柱状体30和位线BL电相连的接触插塞。接触部CP和过孔V1位于层间绝缘层(未图示)内。接触部CP和过孔V1在Z方向上将该层间绝缘层贯通。接触部CP和过孔V1包含导电材料。接触部CP和过孔V1例如为钨。
过孔V1将接触部CP和位线BL电相连。在从Z方向的俯视下，过孔V1比接触部CP小，其大部分被内包于接触部CP。过孔V1的几何中心分别例如从接触部CP的几何中心偏离。此外，图3、图4所示的与第1柱状体30A～第8柱状体30H分别对应的过孔V1彼此的Y方向上的间距P1、P2、P3、P4、P5、P6、P7意味着将过孔V1的几何中心彼此连结的距离。
＜1-4＞效果
如上述的本实施方式涉及的半导体存储装置1那样，通过实现夹着缝隙SHE在Y方向上相邻的各串STR(在图3中为串STRa和串STRb)中的各过孔V1的配置位置的优化，能够在通过光刻制作各过孔V1时防止过孔V1彼此的接触(短路)，并且能够提高一个块BLK内的柱状体30的集成性。其结果，能够提高存储晶体管MT的集成性。
另外，在第1实施方式涉及的半导体存储装置1中，任何柱状体30都不是虚设的，能够使之作为记录区域来发挥功能。也即是，作为存储区域发挥功能的柱状体30紧密地排列，第1实施方式涉及的半导体存储装置1的集成性优异。
以上，对几个实施方式进行了说明，但实施方式不限定于上述例子。例如，存储层叠膜也可以是通过极化的方向来存储数据的FeFET(Ferroelectric FET(铁电场效应晶体管))存储器所包含的铁电体膜。铁电体膜例如由铪氧化物形成。
以上对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，并不是意在限定发明的范围。这些实施方式能够以其它各种各样的方式来实施，能够在不脱离发明的宗旨的范围内进行各种省略、置换、变更。这些实施方式和/或其变形包含在发明的范围、宗旨内，同样地包含在权利要求书所记载的发明及其等同的范围内。

Claims (5)

1.一种半导体存储装置，具有：
层叠体，其通过在第1方向上交替地层叠多个导电层和多个绝缘层而形成；
多条位线，其在所述层叠体的上方，沿着与所述第1方向交叉的第2方向延伸，并且在与所述第1方向和所述第2方向交叉的第3方向上相互空开间隔而配置；
至少一个以上的第1绝缘体，其在所述层叠体内沿着所述第1方向和所述第3方向延伸，在所述第2方向上将所述多个导电层截断；
至少一个以上的第2绝缘体，其在所述第1方向和所述第2方向上延伸，在所述第2方向上将所述多个导电层中的至少包括最上层的一部分截断；
多个柱状体，其在所述第1绝缘体与所述第2绝缘体之间以及相邻的所述第2绝缘体之间的各区域中的、相互相邻的第1区域和第2区域内，在所述第1方向上延伸，各自包括半导体主体；以及
多个过孔，各自将所述多个柱状体中的任一个柱状体与所述多条位线中的任一条位线连接，
所述多条位线包括在所述第3方向上依次排列的第1位线、第2位线、第3位线以及第4位线，
所述多个柱状体包括在所述第2方向上依次排列的第1柱状体、第2柱状体、第3柱状体、第4柱状体、第5柱状体、第6柱状体、第7柱状体以及第8柱状体，
所述第1柱状体配置为从所述第1方向观察时与所述第1位线重叠，
所述第2柱状体配置为从所述第1方向观察时与所述第3位线重叠，
所述第3柱状体配置为从所述第1方向观察时与所述第2位线重叠，
所述第4柱状体配置为从所述第1方向观察时与所述第4位线重叠，
所述第5柱状体配置为从所述第1方向观察时与所述第2位线重叠，
所述第6柱状体配置为从所述第1方向观察时与所述第4位线重叠，
所述第7柱状体配置为从所述第1方向观察时与所述第1位线重叠，
所述第8柱状体配置为从所述第1方向观察时与所述第3位线重叠，
所述第1柱状体与所述第1位线电连接，
所述第2柱状体与所述第3位线电连接，
所述第3柱状体与所述第2位线电连接，
所述第4柱状体与所述第4位线电连接，
所述第5柱状体与所述第2位线电连接，
所述第6柱状体与所述第4位线电连接，
所述第7柱状体与所述第1位线电连接，
所述第8柱状体与所述第3位线电连接。
2.根据权利要求1所述的半导体存储装置，
在相邻的所述第1绝缘体之间，沿着所述第2方向交替地反复配置有所述第1区域和所述第2区域。
3.根据权利要求1或者2所述的半导体存储装置，
分别与所述第2柱状体和所述第3柱状体连接的所述过孔彼此的所述第2方向上的间隔和分别与所述第6柱状体和所述第7柱状体连接的所述过孔彼此的所述第2方向上的间隔，比分别与所述第1柱状体和所述第2柱状体连接的所述过孔彼此的所述第2方向上的间隔、分别与所述第3柱状体和所述第4柱状体连接的所述过孔彼此的所述第2方向上的间隔、分别与所述第4柱状体和所述第5柱状体连接的所述过孔彼此的所述第2方向上的间隔、分别与所述第5柱状体和所述第6柱状体连接的所述过孔彼此的所述第2方向上的间隔以及分别与所述第7柱状体和所述第8柱状体连接的所述过孔彼此的所述第2方向上的间隔大。
4.根据权利要求1或者2所述的半导体存储装置，
所述多个过孔配置为：分别与所述第1柱状体和所述第2柱状体连接的所述过孔彼此的所述第2方向上的间隔、分别与所述第3柱状体和所述第4柱状体连接的所述过孔彼此的所述第2方向上的间隔、分别与所述第4柱状体和所述第5柱状体连接的所述过孔彼此的所述第2方向上的间隔、分别与所述第5柱状体和所述第6柱状体连接的所述过孔彼此的所述第2方向上的间隔以及分别与所述第7柱状体和所述第8柱状体连接的所述过孔彼此的所述第2方向上的间隔全部成为相同的大小。
5.根据权利要求1或者2所述的半导体存储装置，
在从所述第1方向的俯视下，所述多个柱状体以大致等间距配置。
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