JPH10107286A - 電界効果によって制御可能な縦形半導体デバイス及びその製造方法 - Google Patents
電界効果によって制御可能な縦形半導体デバイス及びその製造方法Info
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- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
Abstract
(57)【要約】
【課題】 従来の半導体デバイスの欠点を持たない電界
効果によって制御可能な縦形半導体デバイスを提供す
る。 【解決手段】 第１の導電形の少なくとも１つのドレイ
ン領域２と、第１の導電形の少なくとも１つのソース領
域（３）と、ドレイン領域２とソース領域３との間に位
置する第２の導電形の少なくとも１つのボディ領域４
と、半導体基体１全体に対してゲート酸化物７によって
絶縁された少なくとも１つのゲート電極５とを備えた半
導体基体１から構成され、その場合ゲート端子Ｇ及びド
レイン端子Ｄはウエハの表面側９に設けられ、ソース端
子Ｓはウエハの裏面側１０に設けられる。
効果によって制御可能な縦形半導体デバイスを提供す
る。 【解決手段】 第１の導電形の少なくとも１つのドレイ
ン領域２と、第１の導電形の少なくとも１つのソース領
域（３）と、ドレイン領域２とソース領域３との間に位
置する第２の導電形の少なくとも１つのボディ領域４
と、半導体基体１全体に対してゲート酸化物７によって
絶縁された少なくとも１つのゲート電極５とを備えた半
導体基体１から構成され、その場合ゲート端子Ｇ及びド
レイン端子Ｄはウエハの表面側９に設けられ、ソース端
子Ｓはウエハの裏面側１０に設けられる。
Description
【０００１】
【発明の属する技術分野】本発明は、第１の導電形の少
なくとも１つのドレイン領域と、第１の導電形の少なく
とも１つのソース領域と、ドレイン領域とソース領域と
を互いに分離する第２の導電形の少なくとも１つのボデ
ィ領域と、半導体基体全体に対してゲート酸化物によっ
て絶縁された少なくとも１つのゲート電極とを備える半
導体基体から構成された電界効果によって制御可能な縦
形半導体デバイス及びその製造方法に関する。
なくとも１つのドレイン領域と、第１の導電形の少なく
とも１つのソース領域と、ドレイン領域とソース領域と
を互いに分離する第２の導電形の少なくとも１つのボデ
ィ領域と、半導体基体全体に対してゲート酸化物によっ
て絶縁された少なくとも１つのゲート電極とを備える半
導体基体から構成された電界効果によって制御可能な縦
形半導体デバイス及びその製造方法に関する。
【０００２】
【従来の技術】この種の電界効果によって制御可能な半
導体デバイスは例えばＭＯＳ形電界効果トランジスタ
（ＭＯＳＦＥＴ）である。ＭＯＳＦＥＴはずっと以前か
ら知られており、例えばシーメンス−データブック１９
９３／９４年版の「ＳＩＰＭＯＳ半導体、パワートラン
ジスタ及びダイオード」（第２９頁以降）に記載されて
いる。このデータブックの第３０頁の図４にはこの種の
パワートランジスタの原理構成が示されている。そこに
示されたトランジスタは縦形ｎチャネルＳＩＰＭＯＳト
ランジスタである。この種のトランジスタにおいてｎ+
基板は下にドレイン金属化層を備えた担持体として使わ
れる。ｎ+ 基板上には、カットオフ電圧に応じて種々異
なった厚みにされかつ相応してドープされたｎ- エピタ
キシャル層が施される。その上に位置しｎ+ ポリシリコ
ンから成るゲートは絶縁性シリコン二酸化物内へ埋込ま
れ、ｐウエル及びｎ+ ソース領域のための注入マスクと
して使われる。ソース金属化層は全構造体を覆い、チッ
プの個々のトランジスタセルを並列接続する。この縦方
向に構成されたパワートランジスタのその他の詳細は上
記データブックの第３０頁以降に記載されている。
導体デバイスは例えばＭＯＳ形電界効果トランジスタ
（ＭＯＳＦＥＴ）である。ＭＯＳＦＥＴはずっと以前か
ら知られており、例えばシーメンス−データブック１９
９３／９４年版の「ＳＩＰＭＯＳ半導体、パワートラン
ジスタ及びダイオード」（第２９頁以降）に記載されて
いる。このデータブックの第３０頁の図４にはこの種の
パワートランジスタの原理構成が示されている。そこに
示されたトランジスタは縦形ｎチャネルＳＩＰＭＯＳト
ランジスタである。この種のトランジスタにおいてｎ+
基板は下にドレイン金属化層を備えた担持体として使わ
れる。ｎ+ 基板上には、カットオフ電圧に応じて種々異
なった厚みにされかつ相応してドープされたｎ- エピタ
キシャル層が施される。その上に位置しｎ+ ポリシリコ
ンから成るゲートは絶縁性シリコン二酸化物内へ埋込ま
れ、ｐウエル及びｎ+ ソース領域のための注入マスクと
して使われる。ソース金属化層は全構造体を覆い、チッ
プの個々のトランジスタセルを並列接続する。この縦方
向に構成されたパワートランジスタのその他の詳細は上
記データブックの第３０頁以降に記載されている。
【０００３】この種の装置の欠点はドレイン−ソース負
荷区間の順方向抵抗ＲONが半導体デバイスの絶縁耐力の
増大と共に増大する点である。というのは、エピタキシ
ャル層の厚みが増加しなければならないからである。５
０Ｖでは面積に関連した順方向抵抗ＲONは約０．２０Ω
ｍｍ2 であり、１０００Ｖのカットオフ電圧では例えば
約１０Ωｍｍ2 の値へ増大する。
荷区間の順方向抵抗ＲONが半導体デバイスの絶縁耐力の
増大と共に増大する点である。というのは、エピタキシ
ャル層の厚みが増加しなければならないからである。５
０Ｖでは面積に関連した順方向抵抗ＲONは約０．２０Ω
ｍｍ2 であり、１０００Ｖのカットオフ電圧では例えば
約１０Ωｍｍ2 の値へ増大する。
【０００４】一般的に横形ＭＯＳＦＥＴと縦形ＭＯＳＦ
ＥＴは異なっている。横形ＭＯＳＦＥＴに対して、縦形
ＭＯＳＦＥＴはほぼ垂直な電流の流れ方向を有してい
る。このことは電流がウエハの表面側からウエハの裏面
側へ流れることを意味している。この種の縦形ＭＯＳＦ
ＥＴの場合、ソース端子及びゲート端子はウエハ表面側
にあり、一方ドレイン端子はウエハ裏面側を介して電気
的に接続される。
ＥＴは異なっている。横形ＭＯＳＦＥＴに対して、縦形
ＭＯＳＦＥＴはほぼ垂直な電流の流れ方向を有してい
る。このことは電流がウエハの表面側からウエハの裏面
側へ流れることを意味している。この種の縦形ＭＯＳＦ
ＥＴの場合、ソース端子及びゲート端子はウエハ表面側
にあり、一方ドレイン端子はウエハ裏面側を介して電気
的に接続される。
【０００５】縦形ＭＯＳＦＥＴは、横形ＭＯＳＦＥＴに
比べて、省スペー的に半導体チップ上に集積することが
でき、それによりデバイスをコスト的に有利に製造する
ことができるという利点を有する。さらに、縦形トラン
ジスタは横形構造に比べて同じプロセス技術上の境界条
件もしくは同じセル構想の場合オン抵抗ＲONが約５０％
低くなる。このことは同じオン抵抗の場合チップ面積を
縦形トランジスタでは約半分の大きさにすることができ
ることを意味する。インテリジェント縦形トランジスタ
のためのウエハコストは例えばアップドレイン形トラン
ジスタのような対応する横形トランジスタのウエハコス
トの約８０％である。
比べて、省スペー的に半導体チップ上に集積することが
でき、それによりデバイスをコスト的に有利に製造する
ことができるという利点を有する。さらに、縦形トラン
ジスタは横形構造に比べて同じプロセス技術上の境界条
件もしくは同じセル構想の場合オン抵抗ＲONが約５０％
低くなる。このことは同じオン抵抗の場合チップ面積を
縦形トランジスタでは約半分の大きさにすることができ
ることを意味する。インテリジェント縦形トランジスタ
のためのウエハコストは例えばアップドレイン形トラン
ジスタのような対応する横形トランジスタのウエハコス
トの約８０％である。
【０００６】縦形トランジスタのために今日使用されて
いるプロセスによればマルチチャネル形ハイサイド（Ｈ
ｉｇｈ−Ｓｉｄｅ）スイッチを実現することができる。
このハイサイドスイッチの場合、ドレイン端子はチップ
の裏面側にある。モノリシックに集積されたマルチチャ
ネル形ローサイド（Ｌｏｗ−Ｓｉｄｅ）スイッチを実現
することは今日では横形構造又はアップドレイン構造を
用いなければ可能ではない。
いるプロセスによればマルチチャネル形ハイサイド（Ｈ
ｉｇｈ−Ｓｉｄｅ）スイッチを実現することができる。
このハイサイドスイッチの場合、ドレイン端子はチップ
の裏面側にある。モノリシックに集積されたマルチチャ
ネル形ローサイド（Ｌｏｗ−Ｓｉｄｅ）スイッチを実現
することは今日では横形構造又はアップドレイン構造を
用いなければ可能ではない。
【０００７】
【発明が解決しようとする課題】本発明の課題は、この
ような欠点を持たない電界効果によって制御可能な縦形
半導体デバイスとその製造方法を提供することにある。
ような欠点を持たない電界効果によって制御可能な縦形
半導体デバイスとその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】この課題は本発明によれ
ば、電界効果によって制御可能な縦形半導体デバイスに
関しては、ゲート端子及びドレイン端子がウエハの表面
側にあり、ソース端子がウエハの裏面側にあるようにす
ることによって解決される。
ば、電界効果によって制御可能な縦形半導体デバイスに
関しては、ゲート端子及びドレイン端子がウエハの表面
側にあり、ソース端子がウエハの裏面側にあるようにす
ることによって解決される。
【０００９】上記の課題は、本発明によれば、電界効果
によって制御可能な縦形半導体デバイスの製造方法に関
しては、同時にソース領域を形成する半導体基体内へボ
ディ領域を形成するためにホウ素又はアルミニウムを注
入し、引き続いて適当な熱処理を行う工程と、ボディ領
域にｎドープされたドレイン領域をエピタキシャル成長
させる工程と、イオン注入によって上面近辺のドレイン
領域内に接触領域を作る工程と、引き続いてトレンチエ
ッチングのためのマスクとして使われる厚い酸化物を設
けて構造化する工程と、ウエハの表面側からトレンチを
ソース領域内まで異方性エッチングする工程と、トレン
チの壁にゲート酸化物として熱的シリコン二酸化物を成
長させる工程と、トレンチにｎ+ ドープされたポリシリ
コンを充填させその後過剰なポリシリコンをエッチング
除去する工程と、フィールド酸化物をウエハ表面側に析
出させドレイン領域の接触領域のところの過剰なフィー
ルド酸化物をエッチング除去する工程と、接触領域にア
ルミニウムを結合する工程と、ウエハの裏面側を大面積
にてアルミニウムで金属化する工程とが実行されること
によって解決される。
によって制御可能な縦形半導体デバイスの製造方法に関
しては、同時にソース領域を形成する半導体基体内へボ
ディ領域を形成するためにホウ素又はアルミニウムを注
入し、引き続いて適当な熱処理を行う工程と、ボディ領
域にｎドープされたドレイン領域をエピタキシャル成長
させる工程と、イオン注入によって上面近辺のドレイン
領域内に接触領域を作る工程と、引き続いてトレンチエ
ッチングのためのマスクとして使われる厚い酸化物を設
けて構造化する工程と、ウエハの表面側からトレンチを
ソース領域内まで異方性エッチングする工程と、トレン
チの壁にゲート酸化物として熱的シリコン二酸化物を成
長させる工程と、トレンチにｎ+ ドープされたポリシリ
コンを充填させその後過剰なポリシリコンをエッチング
除去する工程と、フィールド酸化物をウエハ表面側に析
出させドレイン領域の接触領域のところの過剰なフィー
ルド酸化物をエッチング除去する工程と、接触領域にア
ルミニウムを結合する工程と、ウエハの裏面側を大面積
にてアルミニウムで金属化する工程とが実行されること
によって解決される。
【００１０】本発明によれば、特に、ウエハの裏面側の
ソース接触を絶縁層を介することなく装置ケースに直接
固定することができるとい利点が奏される。それによっ
て熱抵抗率が小さくなり、このことによりウエハの裏面
側を介する熱排出が改善される。
ソース接触を絶縁層を介することなく装置ケースに直接
固定することができるとい利点が奏される。それによっ
て熱抵抗率が小さくなり、このことによりウエハの裏面
側を介する熱排出が改善される。
【００１１】請求項２による実施態様では、トレンチが
設けられ、このトレンチ内にゲート電極及びゲート酸化
物が配置される。垂直トレンチ内にゲート電極を配置す
ることは一方では縦形ＭＯＳＦＥＴのより一層の省スペ
ースを可能にする。他方ではオン抵抗ＲONが低くかつ降
伏電圧が高いＭＯＳＦＥＴを有利に実現することができ
る。
設けられ、このトレンチ内にゲート電極及びゲート酸化
物が配置される。垂直トレンチ内にゲート電極を配置す
ることは一方では縦形ＭＯＳＦＥＴのより一層の省スペ
ースを可能にする。他方ではオン抵抗ＲONが低くかつ降
伏電圧が高いＭＯＳＦＥＴを有利に実現することができ
る。
【００１２】ゲート電極もしくはゲート酸化物の構成は
請求項３乃至５に記載されている。ゲート電極の材料と
してドープされたポリシリコンを使用すると好ましい。
というのは、ポリシリコンはプロセス技術的に簡単に取
扱うことができ、しかも良導電率を有するからである。
ゲート酸化物が熱的に製造されたシリコン二酸化物から
なると有利である。というのは、熱的に製造されたシリ
コン二酸化物は定性的に価値が高く、しかもプロセス技
術的に簡単に取扱うことができるからである。ドレイン
ドリフト領域の範囲におけるゲート酸化物はボディ領域
及びソース領域の各範囲におけるゲート酸化物より著し
く厚い。これによって、本発明によるＭＯＳＦＥＴの阻
止特性が付加的に改善される。
請求項３乃至５に記載されている。ゲート電極の材料と
してドープされたポリシリコンを使用すると好ましい。
というのは、ポリシリコンはプロセス技術的に簡単に取
扱うことができ、しかも良導電率を有するからである。
ゲート酸化物が熱的に製造されたシリコン二酸化物から
なると有利である。というのは、熱的に製造されたシリ
コン二酸化物は定性的に価値が高く、しかもプロセス技
術的に簡単に取扱うことができるからである。ドレイン
ドリフト領域の範囲におけるゲート酸化物はボディ領域
及びソース領域の各範囲におけるゲート酸化物より著し
く厚い。これによって、本発明によるＭＯＳＦＥＴの阻
止特性が付加的に改善される。
【００１３】請求項６及び７による実施態様では、ドレ
イン領域内に埋込まれイオン注入された接触領域が設け
られる。この接触領域は非常に高いドーピング濃度を有
している。これによって、接触領域とドレイン端子との
間のオーミック接触が保証される。イオン注入によって
精密なドーピング量を有利に求めることができ、従って
接触領域に規定のドーピング濃度を生じさせることがで
きる。
イン領域内に埋込まれイオン注入された接触領域が設け
られる。この接触領域は非常に高いドーピング濃度を有
している。これによって、接触領域とドレイン端子との
間のオーミック接触が保証される。イオン注入によって
精密なドーピング量を有利に求めることができ、従って
接触領域に規定のドーピング濃度を生じさせることがで
きる。
【００１４】請求項８による実施態様では、ラッチ効果
を回避するために、ボディ領域は低抵抗でソース領域に
接続される。この低抵抗のボディ−ソース接続の構成は
請求項９乃至１１に記載されている。
を回避するために、ボディ領域は低抵抗でソース領域に
接続される。この低抵抗のボディ−ソース接続の構成は
請求項９乃至１１に記載されている。
【００１５】請求項１２による実施態様では、本発明に
よるローサイドＭＯＳＦＥＴと公知の種類のハイサイド
ＭＯＳＦＥＴとから、モノリシックに集積されたハーフ
ブリッジを実現することができる。
よるローサイドＭＯＳＦＥＴと公知の種類のハイサイド
ＭＯＳＦＥＴとから、モノリシックに集積されたハーフ
ブリッジを実現することができる。
【００１６】請求項１４による実施態様では、フィール
ド酸化物としてＢＰＳＧ（ホウ素リンケイ酸ガラス）が
使用される。
ド酸化物としてＢＰＳＧ（ホウ素リンケイ酸ガラス）が
使用される。
【００１７】
【実施例】次に、本発明を図面に示された実施例に基づ
いて詳細に説明する。なお、図面において同一の要素に
は同一の符号が付されている。
いて詳細に説明する。なお、図面において同一の要素に
は同一の符号が付されている。
【００１８】図１は本発明による縦形ＭＯＳＦＥＴの優
れた実施例を示す。半導体基体（例えばシリコンウエ
ハ）１はｎ+ ドープされている。半導体基体１のこのｎ
+ ドープされた領域は同時にＭＯＳＦＥＴのソース領域
３を形成している。ウエハの裏面側１０ではこのソース
領域３が大面積にて通常の金属化層を介して接触化され
る。この金属化層はソース端子Ｓを形成している。ウエ
ハの表面側９ではソース領域３上に注入と半導体基体１
からの引き続いたドーピング原子の拡散（ＤＭＯＳ原
理）とによって薄くｐドープされた層が、またエピタキ
シャル析出によってｎドープされた層が順次に設けられ
ている。以下ではｐドープされた層はボディ領域４と称
し、ｎドープされた層はドレイン領域２と称する。この
ｎドープされたドレイン領域２はウエハ上面に埋込まれ
たｎ+ ドープされた領域を有している。この領域は以下
では接触領域２´と称する。この接触領域２´は半導体
と金属化層とのオーミック接触を保証するために非常に
高いドーピング濃度を有している。接触領域２´は通常
半導体基体１内へのイオン注入によって設けられる。こ
れによって半導体内へ正確なドーピング量をもたらし、
それゆえ接触領域２´内に所望のドーピング濃度を設定
することができる。
れた実施例を示す。半導体基体（例えばシリコンウエ
ハ）１はｎ+ ドープされている。半導体基体１のこのｎ
+ ドープされた領域は同時にＭＯＳＦＥＴのソース領域
３を形成している。ウエハの裏面側１０ではこのソース
領域３が大面積にて通常の金属化層を介して接触化され
る。この金属化層はソース端子Ｓを形成している。ウエ
ハの表面側９ではソース領域３上に注入と半導体基体１
からの引き続いたドーピング原子の拡散（ＤＭＯＳ原
理）とによって薄くｐドープされた層が、またエピタキ
シャル析出によってｎドープされた層が順次に設けられ
ている。以下ではｐドープされた層はボディ領域４と称
し、ｎドープされた層はドレイン領域２と称する。この
ｎドープされたドレイン領域２はウエハ上面に埋込まれ
たｎ+ ドープされた領域を有している。この領域は以下
では接触領域２´と称する。この接触領域２´は半導体
と金属化層とのオーミック接触を保証するために非常に
高いドーピング濃度を有している。接触領域２´は通常
半導体基体１内へのイオン注入によって設けられる。こ
れによって半導体内へ正確なドーピング量をもたらし、
それゆえ接触領域２´内に所望のドーピング濃度を設定
することができる。
【００１９】ウエハの表面側９ではトレンチ６が半導体
基体１内へエッチングされている。このトレンチ６はウ
エハ上面からドレイン領域２及びボディ領域４を越えて
ソース領域３内まで延びている。トレンチ６の断面は円
形、矩形又は条帯状、即ち任意の形状を取り得る。この
トレンチ６はゲート電極５を含んでいる。このゲート電
極５は薄いゲート酸化物７によって半導体基体１から絶
縁されている。このゲート酸化物７として熱成長したシ
リコン二酸化物が使用されると好ましい。
基体１内へエッチングされている。このトレンチ６はウ
エハ上面からドレイン領域２及びボディ領域４を越えて
ソース領域３内まで延びている。トレンチ６の断面は円
形、矩形又は条帯状、即ち任意の形状を取り得る。この
トレンチ６はゲート電極５を含んでいる。このゲート電
極５は薄いゲート酸化物７によって半導体基体１から絶
縁されている。このゲート酸化物７として熱成長したシ
リコン二酸化物が使用されると好ましい。
【００２０】トレンチ６の形状は勿論要求に応じて種々
異なった形状に形成することができる。トレンチ６の頂
点または先端部をＵ字状に形成することも非常に有利で
ある。トレンチ６をＶ字状に実現することもできる。
異なった形状に形成することができる。トレンチ６の頂
点または先端部をＵ字状に形成することも非常に有利で
ある。トレンチ６をＶ字状に実現することもできる。
【００２１】ウエハの表面側９では接触領域２´が通常
の金属化層、例えばアルミニウムを介して電気的に接触
化される。ドレイン金属化層の全体は短絡され、ドレイ
ン端子Ｄに接続されている。この短絡によって、ＭＯＳ
ＦＥＴの制御可能な電力を高めることができる。ゲート
電極５として簡単なプロセス技術的な取扱性及び良導電
率に基づいてｎ+ ドープされたポリシリコンを使用する
と好ましい。又はこのゲート電極５の材料として同様に
金属ケイ化物を使用することもできる。ゲート電極５は
ゲート端子Ｇに接続されている。ドレイン金属化層はフ
ィールド酸化物８によってゲート電極５ならびに半導体
基体１のその他の上面に対して絶縁されている。フィー
ルド酸化物８として平坦化性及びゲッタリング性に基づ
いてホウ素リンケイ酸ガラス（ＢＰＳＧ）を使用すると
好ましい。
の金属化層、例えばアルミニウムを介して電気的に接触
化される。ドレイン金属化層の全体は短絡され、ドレイ
ン端子Ｄに接続されている。この短絡によって、ＭＯＳ
ＦＥＴの制御可能な電力を高めることができる。ゲート
電極５として簡単なプロセス技術的な取扱性及び良導電
率に基づいてｎ+ ドープされたポリシリコンを使用する
と好ましい。又はこのゲート電極５の材料として同様に
金属ケイ化物を使用することもできる。ゲート電極５は
ゲート端子Ｇに接続されている。ドレイン金属化層はフ
ィールド酸化物８によってゲート電極５ならびに半導体
基体１のその他の上面に対して絶縁されている。フィー
ルド酸化物８として平坦化性及びゲッタリング性に基づ
いてホウ素リンケイ酸ガラス（ＢＰＳＧ）を使用すると
好ましい。
【００２２】図２は図１に示された縦形ＭＯＳＦＥＴと
はゲート酸化物とドレイン領域における接触領域との形
状が異なっている図１に対応した本発明による縦形ＭＯ
ＳＦＥＴを示す。図１と同一の要素には同一の符号が付
されている。
はゲート酸化物とドレイン領域における接触領域との形
状が異なっている図１に対応した本発明による縦形ＭＯ
ＳＦＥＴを示す。図１と同一の要素には同一の符号が付
されている。
【００２３】接触領域２´は半導体上面内へ構造化され
て設けられているのではなく、トレンチ６に直接接して
いる。このことによって一方ではトレンチの相互間隔を
明らかに小さくすることができ、従って単位面積当たり
のチャネル幅を大きくすることができる。しかしなが
ら、このことによって他方ではドレイン領域２には相応
した厚みのゲート酸化物７を必要とする。図２から、ソ
ース領域３及びボディ領域４の各範囲におけるゲート酸
化物７はドレイン領域２の範囲におけるゲート酸化物７
より薄く形成されていることがはっきり分かる。
て設けられているのではなく、トレンチ６に直接接して
いる。このことによって一方ではトレンチの相互間隔を
明らかに小さくすることができ、従って単位面積当たり
のチャネル幅を大きくすることができる。しかしなが
ら、このことによって他方ではドレイン領域２には相応
した厚みのゲート酸化物７を必要とする。図２から、ソ
ース領域３及びボディ領域４の各範囲におけるゲート酸
化物７はドレイン領域２の範囲におけるゲート酸化物７
より薄く形成されていることがはっきり分かる。
【００２４】トレンチ６内に異なった酸化物の厚みを形
成することは次のようにして行うことができる。半導体
基体１がシリコン酸化物を用いて構造化され、トレンチ
６が異方性エッチングされる。シリコン二酸化物がトレ
ンチ内へ析出され、その場合トレンチの底部におけるシ
リコン二酸化物は異方性エッチバックされる。その後で
トレンチ６は最終深さに至るまで異方性エッチングされ
る。薄いシリコン二酸化物のゲート酸化物７が熱酸化に
よって施される。
成することは次のようにして行うことができる。半導体
基体１がシリコン酸化物を用いて構造化され、トレンチ
６が異方性エッチングされる。シリコン二酸化物がトレ
ンチ内へ析出され、その場合トレンチの底部におけるシ
リコン二酸化物は異方性エッチバックされる。その後で
トレンチ６は最終深さに至るまで異方性エッチングされ
る。薄いシリコン二酸化物のゲート酸化物７が熱酸化に
よって施される。
【００２５】次に、図１及び図２に示された本発明によ
る装置の機能を詳細に説明する。
る装置の機能を詳細に説明する。
【００２６】図１又は図２の実施例において正電圧がゲ
ート電極５に印加されると、ｐドープされたボディ領域
４ではゲート電極５の直ぐ近くにｎチャネルが形成され
る。このチャネルは印加されたゲート電圧に応じて程度
の差こそあれｎ形となる。ドレイン端子が正電位を印加
されると、電流がソース領域３からその形成されたｎチ
ャネルを介してドレイン領域２へ流れる。ボディ領域４
の厚みはその場合ＭＯＳＦＥＴのチャネル幅の尺度にな
る。ドレイン領域２の厚みはパワーＭＯＳＦＥＴのドリ
フト区間にほぽ一致し、従って絶縁耐力の尺度になる。
ボディ領域４の拡がり及びドーピング濃度は、例えばエ
ピタキシー又は拡散の際に適当なプロセスパラメータを
選択することによって、ＭＯＳＦＥＴの閾値電圧及びチ
ャネル長さを精密に設定可能であるように形成すること
ができる。その際、ウエハの裏面側１０への低抵抗結合
を保証するために、主として半導体基体１から形成され
たソース領域３が十分高くドープされることが重要であ
る。
ート電極５に印加されると、ｐドープされたボディ領域
４ではゲート電極５の直ぐ近くにｎチャネルが形成され
る。このチャネルは印加されたゲート電圧に応じて程度
の差こそあれｎ形となる。ドレイン端子が正電位を印加
されると、電流がソース領域３からその形成されたｎチ
ャネルを介してドレイン領域２へ流れる。ボディ領域４
の厚みはその場合ＭＯＳＦＥＴのチャネル幅の尺度にな
る。ドレイン領域２の厚みはパワーＭＯＳＦＥＴのドリ
フト区間にほぽ一致し、従って絶縁耐力の尺度になる。
ボディ領域４の拡がり及びドーピング濃度は、例えばエ
ピタキシー又は拡散の際に適当なプロセスパラメータを
選択することによって、ＭＯＳＦＥＴの閾値電圧及びチ
ャネル長さを精密に設定可能であるように形成すること
ができる。その際、ウエハの裏面側１０への低抵抗結合
を保証するために、主として半導体基体１から形成され
たソース領域３が十分高くドープされることが重要であ
る。
【００２７】チップ面積の節約による上述のコスト的な
利点の他に、本発明による半導体デバイスはさらに次の
長所を有している。ｎドリフト区間（ドレイン領域２）
は、従来の縦形ハイサイドトレンチＭＯＳＦＥＴとは異
なり、阻止の場合さらにｐボディ領域４の他に側方のゲ
ート電極５からも空にされる。このことは、ドレイン領
域２におけるドリフト区間を高くドープすることがで
き、これによってオン抵抗ＲONを減少させることができ
ることを意味する。
利点の他に、本発明による半導体デバイスはさらに次の
長所を有している。ｎドリフト区間（ドレイン領域２）
は、従来の縦形ハイサイドトレンチＭＯＳＦＥＴとは異
なり、阻止の場合さらにｐボディ領域４の他に側方のゲ
ート電極５からも空にされる。このことは、ドレイン領
域２におけるドリフト区間を高くドープすることがで
き、これによってオン抵抗ＲONを減少させることができ
ることを意味する。
【００２８】さらに、ゲート電極５とソース領域３との
間には、すなわちトレンチ６の底部におけるゲート酸化
物の品質に関して危険な範囲にはゲート電圧のみが降下
するという利点がある。ＢＣＤプロセスの際に誘導性負
荷を駆動すると現れ約４アンペア以上の際には回路を故
障させ得る横方向電流は、本発明によるデバイスにおい
ては現れない。というのはこの横方向電流の場合、少数
電荷キャリヤが基板内へ注入されないからである。
間には、すなわちトレンチ６の底部におけるゲート酸化
物の品質に関して危険な範囲にはゲート電圧のみが降下
するという利点がある。ＢＣＤプロセスの際に誘導性負
荷を駆動すると現れ約４アンペア以上の際には回路を故
障させ得る横方向電流は、本発明によるデバイスにおい
ては現れない。というのはこの横方向電流の場合、少数
電荷キャリヤが基板内へ注入されないからである。
【００２９】ラッチ効果を回避するために、ボディ領域
４は低抵抗でソース領域３に接続されなければならな
い。図３のＡ及びＢはこの低抵抗接続を実現するための
２つの例を示す。
４は低抵抗でソース領域３に接続されなければならな
い。図３のＡ及びＢはこの低抵抗接続を実現するための
２つの例を示す。
【００３０】図３Ａに示された構造において、ボディ領
域４はｐ+ ドープされた第１の接続領域１１を介してウ
エハの表面側９の上面に接続されている。ソース領域３
はｎ+ ドープされた第２の接続領域１２を介して同様に
上面に接続されている。これらのｐ+ 及びｎ+ ドープさ
れた接続領域１１、１２はオーバーラップした接続金属
化層１３を介して相互に短絡されている。
域４はｐ+ ドープされた第１の接続領域１１を介してウ
エハの表面側９の上面に接続されている。ソース領域３
はｎ+ ドープされた第２の接続領域１２を介して同様に
上面に接続されている。これらのｐ+ 及びｎ+ ドープさ
れた接続領域１１、１２はオーバーラップした接続金属
化層１３を介して相互に短絡されている。
【００３１】他の例（図示されていない）は、第１の接
続領域１１をボンディング接触ワイヤを介してウエハの
裏面側１０のソース端子Ｓに短絡することである。
続領域１１をボンディング接触ワイヤを介してウエハの
裏面側１０のソース端子Ｓに短絡することである。
【００３２】別の例が図３のＢに示されている。ボディ
領域４とソース領域３との間に別のトレンチ１４が設け
られ、このトレンチ１４に導電材料、例えばケイ化物が
充填されている。この別のトレンチ１４はボディ領域４
とソース領域３との直接短絡を形成している。この例で
は前述の例に対して付加的なスペースが必要とされない
ので有利である。
領域４とソース領域３との間に別のトレンチ１４が設け
られ、このトレンチ１４に導電材料、例えばケイ化物が
充填されている。この別のトレンチ１４はボディ領域４
とソース領域３との直接短絡を形成している。この例で
は前述の例に対して付加的なスペースが必要とされない
ので有利である。
【００３３】図４は図１に対応する本発明による半導体
デバイスの適用例を示す。図１と同一の要素には同一の
符号が付されている。
デバイスの適用例を示す。図１と同一の要素には同一の
符号が付されている。
【００３４】上述の種類のローサイドＭＯＳＦＥＴを公
知の種類のハイサイドＭＯＳＦＥＴと組み合わせること
によって、モノリシックに集積されたハーフブリッジを
実現することができる。このようなブリッジ回路は一般
的に特に自動車用の電子回路において高電力入力を持つ
電動機に適用される。図４は２つのノーマリオフ形ｎチ
ャネルＭＯＳＦＥＴ−Ｔ１、Ｔ２から構成されたこのよ
うなハーフブリッジの部分断面図及びその回路を示す。
以下において、表示は対応するトランジスタＴ１、Ｔ２
に関連があることを示している。
知の種類のハイサイドＭＯＳＦＥＴと組み合わせること
によって、モノリシックに集積されたハーフブリッジを
実現することができる。このようなブリッジ回路は一般
的に特に自動車用の電子回路において高電力入力を持つ
電動機に適用される。図４は２つのノーマリオフ形ｎチ
ャネルＭＯＳＦＥＴ−Ｔ１、Ｔ２から構成されたこのよ
うなハーフブリッジの部分断面図及びその回路を示す。
以下において、表示は対応するトランジスタＴ１、Ｔ２
に関連があることを示している。
【００３５】図４の左側部分は図１に対応する本発明に
よる縦形ＭＯＳＦＥＴ−Ｔ２を示す。図４の部分断面図
の右側部分は公知の種類の縦形ＭＯＳＦＥＴ−Ｔ１を示
す。ＭＯＳＦＥＴ−Ｔ２のｎ+ ドープされたソース領域
３は同様にＭＯＳＦＥＴ−Ｔ１のドレイン領域１９を形
成している。このドレイン領域１９にはｎドープされた
領域が接続されている。この領域は以下においてはドリ
フト領域１５と称され、ＭＯＳＦＥＴ−Ｔ１のドレイン
領域のドリフト区間を形成する。このドリフト領域１５
内にはｐドープされた領域が埋込まれている。この領域
はＭＯＳＦＥＴ−Ｔ１のチャネル領域１６を形成してい
る。このチャネル領域１６内にはｎ+ ドープされた領域
が埋込まれている。このｎ+ ドープされた領域はＭＯＳ
ＦＥＴ−Ｔ１のソース領域１７を形成している。チャネ
ル領域１６及び／又はソース領域１７はイオン注入によ
って半導体内へもたらされるのが好ましい。ソース領域
１７は金属化層を介してソース端子ＳT1に接続されてい
る。さらに、ＭＯＳＦＥＴ−Ｔ１のためにゲート電極１
８が設けられ、このゲート電極１８はゲート端子ＧT1に
接続されている。ゲート電極１８はフィールド酸化物８
によってソース金属化層から絶縁されている。ゲート電
極１８はウエハの上面９においてチャネル領域１６がそ
の上面に接する範囲にある。さらに、ゲート電極１８は
一部分がソース領域１７及びドリフト領域１５上の範囲
に達している。ゲート電極１８は薄いゲート酸化物によ
ってドリフト領域１５、チャネル領域１６及びソース領
域１７からそれぞれ絶縁されている。
よる縦形ＭＯＳＦＥＴ−Ｔ２を示す。図４の部分断面図
の右側部分は公知の種類の縦形ＭＯＳＦＥＴ−Ｔ１を示
す。ＭＯＳＦＥＴ−Ｔ２のｎ+ ドープされたソース領域
３は同様にＭＯＳＦＥＴ−Ｔ１のドレイン領域１９を形
成している。このドレイン領域１９にはｎドープされた
領域が接続されている。この領域は以下においてはドリ
フト領域１５と称され、ＭＯＳＦＥＴ−Ｔ１のドレイン
領域のドリフト区間を形成する。このドリフト領域１５
内にはｐドープされた領域が埋込まれている。この領域
はＭＯＳＦＥＴ−Ｔ１のチャネル領域１６を形成してい
る。このチャネル領域１６内にはｎ+ ドープされた領域
が埋込まれている。このｎ+ ドープされた領域はＭＯＳ
ＦＥＴ−Ｔ１のソース領域１７を形成している。チャネ
ル領域１６及び／又はソース領域１７はイオン注入によ
って半導体内へもたらされるのが好ましい。ソース領域
１７は金属化層を介してソース端子ＳT1に接続されてい
る。さらに、ＭＯＳＦＥＴ−Ｔ１のためにゲート電極１
８が設けられ、このゲート電極１８はゲート端子ＧT1に
接続されている。ゲート電極１８はフィールド酸化物８
によってソース金属化層から絶縁されている。ゲート電
極１８はウエハの上面９においてチャネル領域１６がそ
の上面に接する範囲にある。さらに、ゲート電極１８は
一部分がソース領域１７及びドリフト領域１５上の範囲
に達している。ゲート電極１８は薄いゲート酸化物によ
ってドリフト領域１５、チャネル領域１６及びソース領
域１７からそれぞれ絶縁されている。
【００３６】両ＭＯＳＦＥＴ−Ｔ１、Ｔ２は図４に示さ
れているようにモノリシックに集積されたハーフブリッ
ジを形成し、その回路図が同様に図４に示されている。
れているようにモノリシックに集積されたハーフブリッ
ジを形成し、その回路図が同様に図４に示されている。
【００３７】両トランジスタＴ１、Ｔ２のゲート駆動部
は短絡することができるが、しかしながら絶対に短絡し
なければならないということはない。この例ではゲート
端子ＧT1、ＧT2は別々に駆動される。第１のトランジス
タＴ１のソース端子ＳT1はアース電位に接続されてい
る。第１のトランジスタのドレイン端子ＤT1は第２のト
ランジスタＴ２のソース端子ＳT2に一致している。第２
のトランジスタＴ２のドレイン端子ＤT2は供給電圧Ｖbb
に接続されている。
は短絡することができるが、しかしながら絶対に短絡し
なければならないということはない。この例ではゲート
端子ＧT1、ＧT2は別々に駆動される。第１のトランジス
タＴ１のソース端子ＳT1はアース電位に接続されてい
る。第１のトランジスタのドレイン端子ＤT1は第２のト
ランジスタＴ２のソース端子ＳT2に一致している。第２
のトランジスタＴ２のドレイン端子ＤT2は供給電圧Ｖbb
に接続されている。
【００３８】本発明による装置の他の応用例では、ｎド
ープされたエピタキシャル領域に公知の方法でｐウエル
技術によるＣＭＯＳトランジスタ（図示されていない）
が実現される。裏面側のアース端子及びウエハ表面側へ
の低抵抗接続によって、デバイスへの反作用が少なくな
る。相応するプロセスにおいて縦形ハイサイドトランジ
スタのために必要であるガードリングのような補助手段
はこの場合もはや必要とされない。このことにより、実
装密度が著しく高められ、従ってコスト的にかなりの利
点が得られる。このようなテクノロジーによって製造さ
れたデバイスはウエハ裏面側を介する冷却が改善される
ので有利である。ｎｐｎ又はｐｎｐバイポーラトランジ
スタをこの簡単な方法で実現することもできる。
ープされたエピタキシャル領域に公知の方法でｐウエル
技術によるＣＭＯＳトランジスタ（図示されていない）
が実現される。裏面側のアース端子及びウエハ表面側へ
の低抵抗接続によって、デバイスへの反作用が少なくな
る。相応するプロセスにおいて縦形ハイサイドトランジ
スタのために必要であるガードリングのような補助手段
はこの場合もはや必要とされない。このことにより、実
装密度が著しく高められ、従ってコスト的にかなりの利
点が得られる。このようなテクノロジーによって製造さ
れたデバイスはウエハ裏面側を介する冷却が改善される
ので有利である。ｎｐｎ又はｐｎｐバイポーラトランジ
スタをこの簡単な方法で実現することもできる。
【００３９】次に、図１に示された本発明による縦形半
導体デバイスの好ましい製造方法を説明する。
導体デバイスの好ましい製造方法を説明する。
【００４０】本発明による縦形ＭＯＳＦＥＴを実現する
ための出発材料はｎ+ ドープされたシリコン基板であ
る。このシリコン基板内へボディ領域４を形成するため
にホウ素の注入が行われ、その後適当なアニールプロセ
スが行われる。引き続いてボディ領域４にｎドープされ
たドレイン領域２がエピタキシャル成長させられる。適
当な注入パラメータを選択することによって、ボディ領
域４をＭＯＳトランジスタのチャネル領域として設定す
ることができるようにボディ領域の範囲もしくはドーピ
ングを形成することが可能である。このことは閾値電圧
もしくはチャネル長さをイオン注入時のプロセスパラメ
ータによって的確に設定することができることを意味す
る。引き続いて接触領域２´が上面近辺のドレイン領域
２にイオン注入によって設けられる。引き続き行われる
トレンチエッチングのためのマスクとして使われる厚い
酸化物が構造化される。公知のプロセスによって、引き
続いてトレンチ６がウエハの表面側９からソース領域３
内までエッチングされる。ゲート酸化が実行され、引き
続いてトレンチ６がｎ+ ドープされたポリシリコンを充
填される。このポリシリコンが構造化され、過剰なポリ
シリコンがエッチング除去される。ＢＰＳＧがウエハの
表面側に析出されて構造化され、ドレイン領域２の接触
領域２´のところの過剰ＢＰＳＧがエッチング除去され
る。ウエハの表面側９のドレイン領域２はアルミニウム
を結合される。ウエハの裏面側１０は大面積にてアルミ
ニウムで金属化される。ボディ領域４とソース領域との
間の短絡はすでに述べた方法で実現される。
ための出発材料はｎ+ ドープされたシリコン基板であ
る。このシリコン基板内へボディ領域４を形成するため
にホウ素の注入が行われ、その後適当なアニールプロセ
スが行われる。引き続いてボディ領域４にｎドープされ
たドレイン領域２がエピタキシャル成長させられる。適
当な注入パラメータを選択することによって、ボディ領
域４をＭＯＳトランジスタのチャネル領域として設定す
ることができるようにボディ領域の範囲もしくはドーピ
ングを形成することが可能である。このことは閾値電圧
もしくはチャネル長さをイオン注入時のプロセスパラメ
ータによって的確に設定することができることを意味す
る。引き続いて接触領域２´が上面近辺のドレイン領域
２にイオン注入によって設けられる。引き続き行われる
トレンチエッチングのためのマスクとして使われる厚い
酸化物が構造化される。公知のプロセスによって、引き
続いてトレンチ６がウエハの表面側９からソース領域３
内までエッチングされる。ゲート酸化が実行され、引き
続いてトレンチ６がｎ+ ドープされたポリシリコンを充
填される。このポリシリコンが構造化され、過剰なポリ
シリコンがエッチング除去される。ＢＰＳＧがウエハの
表面側に析出されて構造化され、ドレイン領域２の接触
領域２´のところの過剰ＢＰＳＧがエッチング除去され
る。ウエハの表面側９のドレイン領域２はアルミニウム
を結合される。ウエハの裏面側１０は大面積にてアルミ
ニウムで金属化される。ボディ領域４とソース領域との
間の短絡はすでに述べた方法で実現される。
【図１】ウエハの裏面側にソース端子を備えた本発明に
よる縦形ＭＯＳＦＥＴを示す部分断面図。
よる縦形ＭＯＳＦＥＴを示す部分断面図。
【図２】ゲート酸化物とドレイン領域における接触領域
との形状が図１とは異なっている図１に対応した本発明
による縦形ＭＯＳＦＥＴを示す部分断面図。
との形状が図１とは異なっている図１に対応した本発明
による縦形ＭＯＳＦＥＴを示す部分断面図。
【図３】ラッチ効果を回避するための低抵抗のボディ−
ソース接続を示し、Ａはその第１の例を示す要部断面
図、Ｂはその第２の例を示す要部断面図。
ソース接続を示し、Ａはその第１の例を示す要部断面
図、Ｂはその第２の例を示す要部断面図。
【図４】本発明によるローサイドＭＯＳＦＥＴと公知の
種類のハイサイドＭＯＳＦＥＴとを組み合わせることに
よってモノリシックに集積されたハーフブリッジを実現
する例を示す断面図及び等価回路図。
種類のハイサイドＭＯＳＦＥＴとを組み合わせることに
よってモノリシックに集積されたハーフブリッジを実現
する例を示す断面図及び等価回路図。
１ 半導体基体 ２ ドレイン領域 ２´ ドレイン領域の接触領域 ３ ソース領域 ４ ボディ領域 ５ ゲート電極 ６ トレンチ ７ ゲート酸化物 ８ フィールド酸化物 ９ ウエハの表面側 １０ ウエハの裏面側 １１ ボディ領域のための第１の接続領域 １２ ソース領域のための第２の接続領域 １３ 接続金属化層 １４ トレンチ １５ トランジスタＴ１のドリスフ領域 １６ トランジスタＴ１のチャネル領域 １７ トランジスタＴ１のソース領域 １８ トランジスタＴ１のゲート電極 １９ トランジスタＴ１のドレイン領域 Ｇ ゲート端子 Ｄ ドレイン端子 Ｓ ソース端子 Ｔ１、Ｔ２ モノリシックハーフブリッジのトランジス
タ ＧT1、ＧT2 トランジスタＴ１、Ｔ２のゲート端子 ＳT1、ＳT2 トランジスタＴ１、Ｔ２のソース端子 ＤT1、ＤT2 トランジスタＴ１、Ｔ２のドレイン端子 Ｖbb 供給電圧
タ ＧT1、ＧT2 トランジスタＴ１、Ｔ２のゲート端子 ＳT1、ＳT2 トランジスタＴ１、Ｔ２のソース端子 ＤT1、ＤT2 トランジスタＴ１、Ｔ２のドレイン端子 Ｖbb 供給電圧
Claims (14)
- 【請求項１】 第１の導電形の少なくとも１つのドレイ
ン領域（２）と、第１の導電形の少なくとも１つのソー
ス領域（３）と、ドレイン領域（２）とソース領域
（３）との間に位置する第２の導電形の少なくとも１つ
のボディ領域（４）と、半導体基体（１）全体に対して
ゲート酸化物（７）によって絶縁された少なくとも１つ
のゲート電極（５）とを備える半導体基体（１）から構
成された電界効果によって制御可能な縦形半導体デバイ
スにおいて、ゲート端子（Ｇ）及びドレイン端子（Ｄ）
はウエハの表面側（９）にあり、ソース端子（Ｓ）はウ
エハの裏面側（１０）にあることを特徴とする縦形半導
体デバイス。 - 【請求項２】 ゲート電極（５）及びゲート酸化物
（７）を含み、ウエハの表面側（９）からソース領域
（３）内まで延びているトレンチ（６）が設けられてい
ることを特徴とする請求項１記載の縦形半導体デバイ
ス。 - 【請求項３】 ゲート電極（５）の材料はポリシリコン
であることを特徴とする請求項１又は２記載の縦形半導
体デバイス。 - 【請求項４】 ボディ領域（４）及びソース領域（３）
の各範囲におけるゲート酸化物（７）はドレイン領域
（２）の範囲におけるゲート酸化物（７）より著しく薄
いことを特徴とする請求項１乃至３の１つに記載の縦形
半導体デバイス。 - 【請求項５】 ゲート酸化物（７）は熱的シリコン二酸
化物であることを特徴とする請求項１乃至４の１つに記
載の縦形半導体デバイス。 - 【請求項６】 ドレイン領域（２）内に高いドーピング
濃度を持つ同じ導電形の接触領域（２´）が埋込まれて
いることを特徴とする請求項１乃至５の１つに記載の縦
形半導体デバイス。 - 【請求項７】 接触領域（２´）はイオン注入されてい
ることを特徴とする請求項６記載の縦形半導体デバイ
ス。 - 【請求項８】 ラッチ効果を回避するために、ボディ領
域（４）は低抵抗でソース領域（３）に接続されている
ことを特徴とする請求項１乃至７の１つに記載の縦形半
導体デバイス。 - 【請求項９】 ボディ領域（４）は非常に高いドーピン
グ濃度を持つ同じ導電形の第１の接続領域（１１）を介
してウエハの表面側（９）の上面に接続され、第１の接
続領域（１１）はウエハの上面でボンディング接触ワイ
ヤを介してソース端子（Ｓ）に短絡されていることを特
徴とする請求項８記載の縦形半導体デバイス。 - 【請求項１０】 ボディ領域（４）及びソース領域
（３）は非常に高いドーピング濃度を持つ同じ導電形の
第１のもしくは第２の接続領域（１１、１２）を介して
それぞれウエハの表面側（９）の上面に接続され、両接
続領域（１１、１２）はウエハの上面で接続金属化層
（１３）を介して短絡されていることを特徴とする請求
項１乃至８の１つに記載の縦形半導体デバイス。 - 【請求項１１】 ボディ領域（４）及びソース領域
（３）は導電材料を充填された別のトレンチ（１４）に
よって短絡されていることを特徴とする請求項８記載の
縦形半導体デバイス。 - 【請求項１２】 公知の同種の電界効果によって制御可
能な縦形半導体デバイスと組み合わせることによって、
ローサイドスイッチ及びハイサイドスイッチから構成さ
れたモノリシックに集積可能なハーフブリッジを実現す
ることを特徴とする請求項１乃至１１の１つに記載の縦
形半導体デバイス。 - 【請求項１３】 同時にソース領域（３）を形成する半
導体基体（１）内へボディ領域（４）を形成するために
ホウ素又はアルミニウムを注入し、引き続いて適当な熱
処理を行う工程と、ボディ領域（４）にｎドープされた
ドレイン領域（２）をエピタキシャル成長させる工程
と、イオン注入によって上面近辺のドレイン領域（２）
内に接触領域（２´）を作る工程と、引き続いてトレン
チエッチングのためのマスクとして使われる厚い酸化物
を設けて構造化する工程と、ウエハの表面側（９）から
トレンチ（６）をソース領域（３）内まで異方性エッチ
ングする工程と、トレンチ（６）の壁にゲート酸化物と
して熱的シリコン二酸化物を成長させる工程と、トレン
チ（６）にｎ+ ドープされたポリシリコンを充填させそ
の後過剰なポリシリコンをエッチング除去する工程と、
フィールド酸化物（８）をウエハの表面側に析出させド
レイン領域（２）の接触領域（２´）のところの過剰な
フィールド酸化物（８）をエッチング除去する工程と、
接触領域（２´）にアルミニウムを結合する工程と、ウ
エハの裏面側（１０）を大面積にてアルミニウムで金属
化する工程とが実行されることを特徴とする請求項１乃
至１２の１つに記載された縦形半導体デバイスの製造方
法。 - 【請求項１４】 フィールド酸化物（８）としてＢＰＳ
Ｇが使用されることを特徴とする請求項１３記載の縦形
半導体デバイスの製造方法。
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