CN1694264A - Mos晶体管以及具备该晶体管的半导体集成电路装置 - Google Patents

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Abstract

MOS晶体管具备：第1导电型区域；第2导电型漏极区域，其被形成在所述第1导电型区域的表层部上；第2导电型源极区域，其在所述第1导电型区域的表层部上，在与所述第2导电型漏极区域之间上间隔沟道区域而被形成；栅极电极，其被形成在所述沟道区域上；第2导电型基极区域，其俯视来看被形成在所述第2导电型漏极区域的内侧上；多个第1导电型发射极区域，其在该第2导电型基极区域内的表层部上，在规定方向互上互相空以间隔而被形成；漏极接点，其跨接在互相邻接的第1导电型发射极区域和该第1导电型发射极区域间的所述第2导电型漏极区域。

Description

MOS晶体管以及具备该晶体管的半导体集成电路装置
技术领域
本发明涉及具有静电保护功能的MOS晶体管以及具备该MOS晶体管的半导体集成电路装置。
背景技术
在集成电路(IC)的输入输出电路中，为了防止外加在输入端子或输出端子上的静电涌浪(surge)所引起的静电破坏，而采用具有静电保护功能的MOS晶体管。
图6是图解表示具有静电保护功能的NMOS晶体管的构造的剖视图。此外，图7是图6中所示的NMOS晶体管的等价电路图。
在图6中所示的NMOS晶体管由形成于P型半导体基板61的表面上的场(field)氧化膜62被元件分离，在P型半导体基板61的表层部上形成：N+型(高浓度N型)漏极区域63；与该N+型漏极区域63间隔规定的间隔，包围N+型漏极区域63的周围的环状的N+型源极区域64；邻接在N+型漏极区域63的外周上，包围N+型漏极区域63的环状的N-型(低浓度N型)杂质区域65；和邻接在N+型源极区域64的外周上，包围N+型源极区域64的环状的P+型(高浓度P型)杂质区域66。此外，在N-型杂质区域65上形成LOCOS67，在N+型源极区域64和N-型杂质区域65之间的沟道区域上，在内周部搭在该LOCO67的状态下形成栅极氧化膜68。并且，在栅极氧化膜68上形成栅极电极69，在N+型漏极区域63、N+型源极区域64以及P+型杂质区域66上分别连接漏极、源极以及背栅极(back gate)。
在这种结构中，在P型半导体基板61以及N-型杂质区域65上分别生成寄生电阻成分71、72。此外，由N-型杂质区域65、P型半导体基板61以及N+型源极区域64形成将这些区域分别作为集电极、基极以及发射极的NPN型的寄生晶体管73。还有，通过P型半导体基板61和N+型漏极区域63之间的PN结，形成寄生二极管74。
例如，在将图6中所示的NMOS晶体管应用在输出电路的情况下，将栅极电极69连接在内部电路上，将输出端子连接在漏极上，将源极以及背栅极接地。在这种情况下，以NMOS晶体管截止的状态，外加在输出端子上的负的静电涌浪通过NMOS晶体管而被放出。然而，即使在输出端子上外加正的静电涌浪，NMOS晶体管以及寄生电容器73也仍旧截止，由于不能放掉该正的静电涌浪，因此一旦将超过NMOS晶体管的静电耐压值的静电涌浪外加在输出端子(漏极)上，就会破坏NMOS晶体管的漏极—栅极间。
发明内容
本发明的目的是提供一种MOS晶体管及将其在输入输出电路中备有的半导体集成电路装置，该MOS晶体管是具有能够防止不能通过寄生二极管放出的静电涌浪的所引起静电破坏的构造的MOS晶体管。
本发明的MOS晶体管包括：第1导电型区域；第2导电型漏极区域，其被形成在所述第1导电型区域的表层部上；第2导电型源极区域，其在所述第1导电型区域的表层部上，在与所述第2导电型漏极区域之间，间隔沟道区域而被形成；栅极电极，其被形成在所述沟道区域上；第2导电型基极区域，其在俯视时，被形成在所述第2导电型漏极区域的内侧；多个第1导电型发射极区域，其在所述第2导电型基极区域内的表层部上，在规定方向互相空以间隔而被形成；漏极接点，其跨接在互相邻接的第1导电型发射极区域和该第1导电型发射极区域间的所述第2导电型漏极区域上。
根据该构成，在第1导电型发射极区域、第2导电型基极区域以及第1导电型区域中，形成分别将这些区域作为发射极、基极以及集电极的纵型晶体管。此外，在第2导电型漏极区域、第1导电型区域以及第2导电型区域中，形成将这些区域分别作为集电极、基极以及发射极的寄生晶体管。还有，在第2导电型漏极区域中生成作为纵型晶体管的发射极—基极间电阻的寄生电阻成分，在第1导电型区域中生成作为寄生晶体管的发射—基极间电阻的寄生电阻成分。
如果在漏极接点上外加正/负的静电涌浪(在NMOS晶体管的情况下为正静电涌浪，在PMOS晶体管的情况下为负静电涌浪)，那么朝向栅极流过具有寄生电阻成分的第2导电型漏极区域的电流，由此在纵型晶体管的发射极—基极间产生电位差。并且，如果该发射极—基极间的电位差在给定值以上，那么纵型晶体管变为导通状态，其结果寄生电容器变为导通状态，可放出外加在漏极接点上的静电涌浪。
在纵型晶体管等的发射极—基极间产生的电位差，可由在第2导电型漏极区域上产生的寄生电阻成分(作为纵型晶体管的发射极—基极间电阻的寄生电阻成分)的电阻值控制。因此，如果该寄生电阻成分具有适当的电阻值，那么在漏极接点上外加静电涌浪时，可确实将纵型晶体管变为导通状态，可避免MOS晶体管的漏极—栅极间或漏极—源极间的破坏。
此外，由于在第2导电型漏极区域生成的寄生电阻成分的电阻值由第2导电型漏极区域的第2导电型杂质浓度、互相邻接的第1导电型发射极区域间的间隔以及漏极接点和与第1导电型发射极区域的上述规定方向垂直的方向的端缘之间的宽度的各参数来决定，因此通过将这些参数适当设定，在漏极接点上外加静电涌浪时，可在纵型晶体管的发射极—基极之间产生规定值以上的电位差，可将纵型晶体管可靠地变为导通状态。
例如，在上述漏极接点上外加静电涌浪时，优选按照在连接该漏极接点的所述第1导电型发射极区域和所述第2导电型基极区域之间产生规定值以上的电位差的方式，控制在第2导电型漏极区域中的第2导电型杂质的浓度。由此，可将纵型晶体管确实变为导通状态。
此外，上述多个第1导电型发射极区域间的间隔，在所述漏极接点上外加静电涌浪时，优选按照在连接该漏极接点的所述第1导电型发射极区域和所述第2导电型基极区域之间产生规定值以上的电位差的方式设定。由此，可将纵型晶体管确切地变为导通状态。
还有，上述漏极接点和与上述第1导电型发射极区域的上述规定方向垂直的方向的端缘之间的宽度，在上述漏极接点上外加静电涌浪时，优选按照在连接该漏极接点的上述第1导电型发射极区域和上述第2导电型基极区域之间产生规定值以上的电位差的方式设定。由此，可将纵型晶体管确切地变为导通状态。
此外，本发明的半导体基极电路装置，在具有输入端子或输出端子的输入输出电路中具备上述的那种MOS晶体管。上述的那种MOS晶体管，由于能够放出外加在漏极接点上的静电涌浪，因此通过将该晶体管应用在输入输出电路中，可确切地放出外加在输入输出端子或输出端子上的静电涌浪。因此，可确切地保护内部电路不受这种静电涌浪的影响。
本发明中的上述的或者其他的目的、特征以及效果，可参照附图由下面所述的实施方式的说明将会更明确。
附图说明：
图1是图解表示有关本发明的实施方式一的NMOS晶体管的构造的立体图。
图2是图1中所示的NMOS晶体管的俯视图。
图3是图1中所示的NMOS晶体管的等价电路图。
图4是表示图2中所示的漏极接点(drain contact)的附近的俯视图。
图5是表示共同连接漏极接点的两个P+型发射极区域间的间隔和在VPNP晶体管的发射极—基极间产生的电压之间的关系的图表。
图6是图解表示具有以往的静电保护功能的NMOS晶体管的结构的剖视图。
图7是在图6中所示的NMOS晶体管的等价电路图。
具体实施方式
图1是图解表示有关本发明的实施方式一的NMOS晶体管的构造的立体图。此外，图2是图1中所示的NMOS晶体管的俯视图。图3是图1中所示的NMOS晶体管的等价电路图。
该NMOS晶体管，在P型阱区域1的表层部上形成：从俯视来看，略长方形的N+型(高浓度N型)漏极区域2；与该N+型漏极区域2隔有规定的间隔，并包围N+型漏极区域2的周围的略四方环状的N+型源极区域3；与该N+型源极区域3隔以规定的间隔，包围N+型源极区域3的周围的略四方环状的P+型杂质扩散区域4。在N+型源极区域3以及P+型杂质扩散区域4上分别连接源极S以及背栅极BG。
在N+型源极区域3以及P+型杂质扩散区域4之间，在P型阱区域1的表面上形成LOCOS5，由该LOCOS5将N+型源极区域3以及P+型杂质扩散区域4分离。此外，在N+型漏极区域2和N+型源极区域3之间的沟道区域上，从俯视来看形成有略四方环状的栅极6。还有，在栅极6的下层上形成图中未示出的栅极氧化膜。
在N+型漏极区域2的俯视的中央部上，比其周边的N+型漏极区域2挖入更深而形成俯视略长方形状的N型基极区域7。此外，在N型基极区域7内，在其表层部上形成互相空以大致等间隔排列并与N型基极区域7的长度方向平行的多个P+型发射极区域8。还有，在互相邻接的P+型发射极区域8以及在它们之间的N+型漏极区域2上形成带状的漏极接点9。将该漏极接点9配置在沿N+型漏极区域2的长度方向、其两个端部互相邻接的P+型发射极区域8的相对侧端部上，跨接在互相邻接的P+型发射极区域8以及在此之间的N+型漏极区域2上。在漏极接点9上连接漏极D。
根据这种结构，在P+型发射极区域8、N+型基极区域7以及P型阱区域1中形成PNP结，形成将这些区域分别作为发射极、基极以及集电极的VPNP(纵型PNP)晶体管11。此外，在N+型漏极区域2、P型阱区域1以及N+型源极区域3中形成NPN结，生成将这些区域分别作为集电极、基极以及发射极的NPN寄生晶体管12。还有，在N+型漏极区域2中生成作为VPNP晶体管11的发射极—基极间电阻的寄生电阻成分13，在P型阱区域1中生成作为NPN寄生晶体管12的发射极—基极间电阻的寄生电阻成分14。还有，在图2中，虽然为了简便表示了5个漏极接点9的连接，但是为了得到更好的效果，优选将漏极接点设置10个以上。
例如，在将该NMOS晶体管应用在集成电路(IC)的输出电路的情况下，在该集成电路的内部电路上连接有栅极6，在输出端子上连接有漏极D。此外，将源极S以及背栅极BG接地。
在该NMOS晶体管中，如果在输出端子上外加正静电涌浪，那么电流朝向栅极6流过具有寄生电阻成分13的N+型漏极区域2，由此，在VPNP晶体管11的发射极—基极间产生电位差VEB。并且，如果该发射极—基极间的电位差VEB在规定的电位差VF以上，那么VPNP晶体管11变为导通状态，其结果NPN寄生晶体管12变为导通状态，可放出外加在输出端子上的正静电涌浪。由于在VPNP晶体管11的发射极—基极间产生的电位差VEB可由寄生电阻成分13的电阻值控制，因此如果该寄生电阻成分13具有适当的电阻值，那么在输出端子上外加正静电涌浪时，可将VPNP晶体管11确实变为导通状态，可避免NMOS晶体管的漏—栅极间或漏—源极间的破坏。
寄生电阻成分13的电阻值由N+型漏极区域2的N型杂质浓度、共同连接漏极接点9的两个P+型发射极区域8之间的间隔W(参照图4)以及在该两个P+型发射极区域8之间邻接漏极接点9的矩形状区域的宽度L(参照图4)决定。因此，在VPNP晶体管11的发射极—基极间产生的电位差VEB可由N+型漏极区域2的N型杂质浓度、两个P+型发射极区域8之间的间隔W以及/或者邻接漏极接点9的矩形状区域的宽度L控制。
图5是表示共同连接漏极接点9的两个P+型发射极区域8之间的间隔W和在电流I＝0.0125(A)流过N+型漏极区域2时，在VPNP晶体管11的发射极—基极间产生的电位差VEB(寄生电阻成分13中的电压降量)之间的关系的图表。曲线51表示在N+型漏极区域2中分别包含规定浓度(5E20/cm3)的As(砷)以及P(磷)时(相对杂质浓度高时)的关系，曲线52表示在N+型漏极区域2中只包含规定浓度(5E20/cm3)的As时(相对杂质浓度低时)的关系。
如该图5的曲线51所示，通过将共同连接在漏极接点9上的两个P+型发射极区域8之间的间隔W变窄，在输出端子上外加正静电涌浪时，可将在VPNP晶体管11的发射极—基极之间产生的电位差VEB变大。例如，在宽度L＝0.6(μm)的情况下，通过将间隔W变为0.6(μm)以下，在输出端子上外加正静电涌浪时，可在VPNP晶体管11的发射极—基极之间产生大于规定值VF的电位差VEB，可确实将VPNP晶体管11变为导通状态。
此外，如曲线52所示通过降低N+型漏极区域2的N型杂质浓度，在输出端子上外加正静电涌浪时，可将在VPNP晶体管11的发射极—基极间产生的电位差VEB变大。例如，在宽度L为L＝0.6(μm)，间隔W＝0.9μm的情况下，通过将N+型漏极区域2的N型杂质浓度变为5E20/cm3以下，在输出端子上外加正静电涌浪时，可在VPNP晶体管11的发射极—基极之间使大于规定值VF的电位差VEB产生，可确实将VPNP晶体管11变为导通状态。
以上，虽然已说明了本发明的实施方式一，但本发明也可由其它的方式实施。例如，在上述的实施方式中，虽然在N+型漏极区域2和N+型源极区域3之间的沟道区域上形成了俯视来看略四方环状的栅极6，但栅极6也可形成俯视来看略字状，也可沿N+型漏极区域2和N+型源极区域3之间的沟道区域延伸形成为一直线状。
此外，虽然在P型阱区域1的表层部上形成了N+型漏极区域2以及N+型源极区域3等，但在P型半导体基板的表层部上也可形成N+型漏极区域2以及N+型源极区域3等。
此外，本发明不限于NMOS晶体管，在N型阱区域或N型半导体基板的表层部上也可适用具有P+型漏极区域以及P+型源极区域的PMOS晶体管。在这种情况下，也可在P+型漏极区域内，在其周边上形成P型基极区域，在其P型基极区域内，在其表层部上互相空以等间隔而形成多个N+型发射极区域。并且，在互相邻接的N+型发射极区域以及在这些区域之间的P+型漏极区域上，也可形成为了共同连接这些区域的带状的漏极接点。此时，可通过寄生二极管放出外加在漏极接点上的正静电涌浪，可通过VPNP晶体管以及寄生PNP晶体管放出外加在漏极接点上的负静电涌浪。
虽然对本发明的实施方式已进行了详细的说明，但这些例子只是为了说明本发明的技术的内容而采用的具体的例子，不应解释为本发明由这些具体的例子所限定，而应解释为本发明的精神以及范围只由附加的权利要求的范围所限定。
本申请与2004年4月30日在日本国专利厅提出的特愿2004-136572号相对应，本申请的全部展开是由从这里的引用而组合成的申请。

Claims (8)

1、一种MOS晶体管，其特征在于，包括：
第1导电型区域；
第2导电型漏极区域，其被形成在所述第1导电型区域的表层部上；
第2导电型源极区域，其在所述第1导电型区域的表层部上，在与所述第2导电型漏极区域之间，间隔沟道区域而被形成；
栅极电极，其被形成在所述沟道区域上；
第2导电型基极区域，其在俯视时，被形成在所述第2导电型漏极区域的内侧；
多个第1导电型发射极区域，其在所述第2导电型基极区域内的表层部上，在规定方向互相空以间隔而被形成；
漏极接点，其跨接在互相邻接的第1导电型发射极区域和该第1导电型发射极区域间的所述第2导电型漏极区域上。
2、根据权利要求1中所述的MOS晶体管，其特征在于，
所述第2导电型漏极区域，在所述漏极接点上外加静电涌浪时，按照在连接该漏极接点的所述第1导电型发射极区域和所述第2导电型基极区域之间产生规定值以上的电位差的方式，控制第2导电型杂质的浓度。
3、根据权利要求1中所述的MOS晶体管，其特征在于，
所述多个第1导电型发射极区域间的间隔，在所述漏极接点上外加静电涌浪时，按照在连接该漏极接点的所述第1导电型发射极区域和所述第2导电型基极区域之间产生规定值以上的电位差的方式被设定。
4、根据权利要求1中所述的MOS晶体管，其特征在于，
所述漏极接点和与所述第1导电型发射极区域的所述规定方向垂直的方向的端缘之间的宽度，在所述漏极接点上外加静电涌浪时，按照在连接该漏极接点的所述第1导电型发射极区域和所述第2导电型基极区域之间产生规定值以上电位差的方式被设定。
5、一种半导体集成电路装置，其特征在于，
在具有输入端子和输出端子的输入输出电路中具备MOS晶体管，
所述MOS晶体管包括：
第1导电型区域；
第2导电型漏极区域，其被形成在所述第1导电型区域的表层部上；
第2导电型源极区域，其在所述第1导电型区域的表层部上，在与所述第2导电型漏极区域之间，间隔沟道区域而被形成；
栅极电极，其被形成在所述沟道区域上；
第2导电型基极区域，其在俯视时，被形成在所述第2导电型漏极区域的内侧上；
多个第1导电型发射极区域，其在所述第2导电型基极区域内的表层部上，在规定方向上互相空以间隔而被形成；
漏极接点，其跨接互在相邻接的第1导电型发射极区域和该第1导电型发射极区域间的所述第2导电型漏极区域上。
6、根据权利要求5中所述的半导体集成电路装置，其特征在于，
所述第2导电型漏极区域，在所述漏极接点上外加静电涌浪时，按照在连接该漏极接点的所述第1导电型发射极区域和所述第2导电型基极区域之间产生规定值以上的电位差的方式，控制第2导电型杂质的浓度。
7、根据权利要求5中所述的半导体集成电路装置，其特征在于，
所述多个第1导电型发射极区域间的间隔，在所述漏极接点上外加静电涌浪时，按照在连接该漏极接点的所述第1导电型发射极区域和所述第2导电型基极区域之间产生规定值以上的电位差的方式被设定。
8、根据权利要求5中所述的半导体集成电路装置，其特征在于，
所述漏极接点和与所述第1导电型发射极区域的所述规定方向垂直的方向的端缘之间的宽度，在所述漏极接点上外加静电涌浪时，按照在连接该漏极接点的所述第1导电型发射极区域和所述第2导电型基极区域之间产生规定值以上的电位差的方式被设定。
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