JPS5896773A - Ｐｉｎダイオ−ド - Google Patents
Ｐｉｎダイオ−ドInfo
- Publication number
- JPS5896773A JPS5896773A JP19826181A JP19826181A JPS5896773A JP S5896773 A JPS5896773 A JP S5896773A JP 19826181 A JP19826181 A JP 19826181A JP 19826181 A JP19826181 A JP 19826181A JP S5896773 A JPS5896773 A JP S5896773A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- canal
- pin diode
- region
- type layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 239000004065 semiconductor Substances 0.000 claims abstract description 31
- 239000012535 impurity Substances 0.000 claims description 19
- 238000002161 passivation Methods 0.000 claims description 8
- 239000002356 single layer Substances 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 10
- 238000007747 plating Methods 0.000 abstract description 3
- 230000001681 protective effect Effects 0.000 abstract 2
- 238000000034 method Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 8
- 230000002093 peripheral effect Effects 0.000 description 5
- 241001391944 Commicarpus scandens Species 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/868—PIN diodes
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は順直列抵抗γｆｓが非常に小さく、シかも容
易に製造することができるＰＩＮダイオードに関するも
のである。
易に製造することができるＰＩＮダイオードに関するも
のである。
第１図（ａ）および第１図（ｂｌは従来のＰＩＮダイオ
ードを示す平面図およびその人−に断面図である。
ードを示す平面図およびその人−に断面図である。
同図において、（１）は例えば２，０００ Ｑｃｘ以上
のＮ形半導体基体、（２）はこのＮ形半導体基体（１１
の一重部の中心部分に形成したＰ＋領域、（３）はこの
Ｎ形半導体基体（１）のＰ＋領域（３）を形成した一重
部の反対面に形成し７’ｊＮ＋領域、（４）は前記Ｎ形
半導体基体（１）の周辺部分に接し、かつ前記Ｐ＋領域
（２）の周辺部分に接するように形成したパシベーショ
ン被膜、（５）は前記Ｐ＋領域（２）の中心部分に接す
ると共に、このパシベーション被膜（４）の周辺部分に
接するように形成した電極である。
のＮ形半導体基体、（２）はこのＮ形半導体基体（１１
の一重部の中心部分に形成したＰ＋領域、（３）はこの
Ｎ形半導体基体（１）のＰ＋領域（３）を形成した一重
部の反対面に形成し７’ｊＮ＋領域、（４）は前記Ｎ形
半導体基体（１）の周辺部分に接し、かつ前記Ｐ＋領域
（２）の周辺部分に接するように形成したパシベーショ
ン被膜、（５）は前記Ｐ＋領域（２）の中心部分に接す
ると共に、このパシベーション被膜（４）の周辺部分に
接するように形成した電極である。
なお、前記半導体基体（１）中のＰ＋領域（２）および
Ｎ＋領領域３）を除いた領域がイントリンシック層とし
て動作する。
Ｎ＋領領域３）を除いた領域がイントリンシック層とし
て動作する。
次に、この構成によるＰＩＮダイオードの製造工程につ
いて簡単に説明すると、まず、２．０００１ｌ−０１１
以上のＮ形半導体基板（１）内の一重部の中心部分にＰ
＋領域（２）を形成する。次に、このＮ形半導体基体（
］）のＰ十Ｐ＋領域）を形成した一重部の反対面にＮ＋
領領域３）を形成する。次に、このＮ形半導体基体（１
）の周辺部分に接し、しかも前記Ｐ＋領域（２）の周辺
部分に接するように形成したパシベーション被膜（４）
を形成する。次に、前記Ｐ中領域（２）の中心部分に接
し、シカモコのパシベーション被膜（４）の周辺部分に
接する電極（５）を形成する。
いて簡単に説明すると、まず、２．０００１ｌ−０１１
以上のＮ形半導体基板（１）内の一重部の中心部分にＰ
＋領域（２）を形成する。次に、このＮ形半導体基体（
］）のＰ十Ｐ＋領域）を形成した一重部の反対面にＮ＋
領領域３）を形成する。次に、このＮ形半導体基体（１
）の周辺部分に接し、しかも前記Ｐ＋領域（２）の周辺
部分に接するように形成したパシベーション被膜（４）
を形成する。次に、前記Ｐ中領域（２）の中心部分に接
し、シカモコのパシベーション被膜（４）の周辺部分に
接する電極（５）を形成する。
とがめる。これらの特性はＰＩＮダイオードの設計寸法
と密接な関係があり、例えば順直列抵抗７’ｆｓはＰＩ
Ｎダイオードのインドリノシック層厚さｔｉに正比例し
、接合面積Ｓに反比例する。今、順直列抵抗ｒｆｓを非
常に小さな直に設計したい場合にはインドリノシック層
厚ｔｉを非常に薄くするか、または接合面積Ｓを非常に
大きくするかの倒れかである。いいかえればＰＩＮダイ
オードの機能を理想的な状態に近ずけるためにはこのイ
ントリンシック層の実効的不純物濃度をできるだけ低下
させるため、Ｐ中領域（２）およびＮ中領域（３）はそ
の不純物分布を階段状に形成する必要があり、そのため
にはｐ＋領領域２）およびＮ中領域（３）を浅くする必
要がある。
と密接な関係があり、例えば順直列抵抗７’ｆｓはＰＩ
Ｎダイオードのインドリノシック層厚さｔｉに正比例し
、接合面積Ｓに反比例する。今、順直列抵抗ｒｆｓを非
常に小さな直に設計したい場合にはインドリノシック層
厚ｔｉを非常に薄くするか、または接合面積Ｓを非常に
大きくするかの倒れかである。いいかえればＰＩＮダイ
オードの機能を理想的な状態に近ずけるためにはこのイ
ントリンシック層の実効的不純物濃度をできるだけ低下
させるため、Ｐ中領域（２）およびＮ中領域（３）はそ
の不純物分布を階段状に形成する必要があり、そのため
にはｐ＋領領域２）およびＮ中領域（３）を浅くする必
要がある。
しかしながら、従来のＰＩＮダイオードではインドリノ
シック層厚さｔｉを非常に薄くするためには半導体基体
の厚さを非常に薄くしなければならず、製造工程中で破
損し易くなる。現在の製造技術では、このインドリノシ
ック層厚さｔｌは１５０μｍ以上ないと、実際上取扱い
ができない。このため、大量生産を実施する上で、イン
ドリノシック層厚さｔｉには下限があるため、性能上満
足できるＰＩＮダイオードが得られない。一方、接合面
積Ｓを非常に大きくして、順直列抵抗ｒｆｓを非常に小
さくする場合、ＰＩＮダイオードチップの面積も必然的
に非常に大きくなり１製造原価が高く、実際上市場性が
なくなる。このように、順直列抵抗ｒｆＳが非常に小さ
いＰＩＮダイオードを量産的規模で製造するには製造技
術上の制約がわり、実現が困難な欠点があったっ したがって、この発明の目的は順直列抵抗ｒｆｓの非常
に小さなＰＩＮダイオードを量産的規模で、容易に製造
することができるＰＩＮダイオードの提供にある。
シック層厚さｔｉを非常に薄くするためには半導体基体
の厚さを非常に薄くしなければならず、製造工程中で破
損し易くなる。現在の製造技術では、このインドリノシ
ック層厚さｔｌは１５０μｍ以上ないと、実際上取扱い
ができない。このため、大量生産を実施する上で、イン
ドリノシック層厚さｔｉには下限があるため、性能上満
足できるＰＩＮダイオードが得られない。一方、接合面
積Ｓを非常に大きくして、順直列抵抗ｒｆｓを非常に小
さくする場合、ＰＩＮダイオードチップの面積も必然的
に非常に大きくなり１製造原価が高く、実際上市場性が
なくなる。このように、順直列抵抗ｒｆＳが非常に小さ
いＰＩＮダイオードを量産的規模で製造するには製造技
術上の制約がわり、実現が困難な欠点があったっ したがって、この発明の目的は順直列抵抗ｒｆｓの非常
に小さなＰＩＮダイオードを量産的規模で、容易に製造
することができるＰＩＮダイオードの提供にある。
このような目的を達成するため、この発明は一主面内に
堀込を形成した半導体基体と、この半導体基体と、この
半導体基体の前記堀込内に形成し、かつ堀込を形成した
高濃度な第１の不純物領域と、前記半導体基体の前記堀
込を形成した一重部の反対面に形成した第２の不純物領
域と、前記半導体基体の一重部および第１の不純物領域
に接するパシベーション被膜と、前記第１の不純物領域
の堀込を埋めるように形成した電極とを備えるものであ
り、以下実施例を用いて詳細に説明する。。
堀込を形成した半導体基体と、この半導体基体と、この
半導体基体の前記堀込内に形成し、かつ堀込を形成した
高濃度な第１の不純物領域と、前記半導体基体の前記堀
込を形成した一重部の反対面に形成した第２の不純物領
域と、前記半導体基体の一重部および第１の不純物領域
に接するパシベーション被膜と、前記第１の不純物領域
の堀込を埋めるように形成した電極とを備えるものであ
り、以下実施例を用いて詳細に説明する。。
第２図（ａ）および第２図（ｂ）はこの発明に係るＰＩ
Ｎダイオードの一実施例を示す平面図およびそのＢ−Ｂ
’断面図である。同図において、（６）は−主面内に堀
込（６ａ）を形成した２、００ （１Ω−歯以上のＮ形
半導体基体、（７）はこのＮ形半導体基体（６）の堀込
（６ａ）内に、堀込（７ａ）を設けるように形成した高
濃度不純物を添加した、例えばＰ中領域の第１の不純物
領域、（８）は前記半導体基体（６）の堀込（６ａ）を
形成した一重部の反対面に形成した例えばＮ中領域の第
２の不純物領域、（９）はメッキなどにより、前記第１
の不純物領域（力の堀込（７ａ）を埋めるように形成し
た電極である。
Ｎダイオードの一実施例を示す平面図およびそのＢ−Ｂ
’断面図である。同図において、（６）は−主面内に堀
込（６ａ）を形成した２、００ （１Ω−歯以上のＮ形
半導体基体、（７）はこのＮ形半導体基体（６）の堀込
（６ａ）内に、堀込（７ａ）を設けるように形成した高
濃度不純物を添加した、例えばＰ中領域の第１の不純物
領域、（８）は前記半導体基体（６）の堀込（６ａ）を
形成した一重部の反対面に形成した例えばＮ中領域の第
２の不純物領域、（９）はメッキなどにより、前記第１
の不純物領域（力の堀込（７ａ）を埋めるように形成し
た電極である。
次に、上記構成によるＰＩＮダイオードの製造工程につ
いて簡単に説明する。まず、２，０００ｇ４以上のＮ形
半導体基体（６）の−主面内に堀込（６ａ）を形成する
。次に、このＮ形半導体基体（６）の堀込内に、堀込（
７ａ）を形成するようにＰ中領域の第１の不純物領域（
７）を形成する。次に、このＮ形半導体基体（６）の堀
込を形成した一重部の反対面に例えばＮＭＩ域の第２の
不純物領域（８）を形成する。次に、前記第１の不純物
領域（７）の堀込（７ａ）を埋めるように、メッキなど
により、電極（９）を形成する。
いて簡単に説明する。まず、２，０００ｇ４以上のＮ形
半導体基体（６）の−主面内に堀込（６ａ）を形成する
。次に、このＮ形半導体基体（６）の堀込内に、堀込（
７ａ）を形成するようにＰ中領域の第１の不純物領域（
７）を形成する。次に、このＮ形半導体基体（６）の堀
込を形成した一重部の反対面に例えばＮＭＩ域の第２の
不純物領域（８）を形成する。次に、前記第１の不純物
領域（７）の堀込（７ａ）を埋めるように、メッキなど
により、電極（９）を形成する。
このように構成したＰＩＮダイオードはイントリンシッ
ク層厚さｔｉを薄くしても、半導体基体の厚さを厚くす
ることができる。
ク層厚さｔｉを薄くしても、半導体基体の厚さを厚くす
ることができる。
以上、詳細に説明したように、この発明に係るＰＩＮダ
イオードによれば非常に小さな順直列抵抗？”ｆｓをも
つＰＩＮダイオードを量産的規模で容易に製造すること
ができるなどの効果がある。
イオードによれば非常に小さな順直列抵抗？”ｆｓをも
つＰＩＮダイオードを量産的規模で容易に製造すること
ができるなどの効果がある。
第１図（ａ）および第１図ｆｂｌは従来のＰＩＮダイオ
ードを示す平面図およびそのＡ −Ａ’断面図、第２図
（ａ）および第２図（ｂ）はこの発明に係るＰＩＮダイ
オードの一実施例を示す平面図およびそのＢ−Ｂ’断面
図である。 （１）・・・・Ｎ形半導体基体、（２）・・・・Ｐ十領
Ｌ （３）・・・・Ｎ十領域、（４）・・・・パシベー
ション被膜、（５）・・・・電極、（６）・・・・Ｎ形
半導体基体、（６ａ）・・・・堀込、（力・・・・第１
の不純物領域、（７ａ）・・・・堀込、（８）・・・・
第２の不純物領域、（９）・・・・電極。 なお、同一符号は同一または相当部分を示す。 代理人 葛野信−（ほか１名） 第１図 （ａ） （ｂ）
ードを示す平面図およびそのＡ −Ａ’断面図、第２図
（ａ）および第２図（ｂ）はこの発明に係るＰＩＮダイ
オードの一実施例を示す平面図およびそのＢ−Ｂ’断面
図である。 （１）・・・・Ｎ形半導体基体、（２）・・・・Ｐ十領
Ｌ （３）・・・・Ｎ十領域、（４）・・・・パシベー
ション被膜、（５）・・・・電極、（６）・・・・Ｎ形
半導体基体、（６ａ）・・・・堀込、（力・・・・第１
の不純物領域、（７ａ）・・・・堀込、（８）・・・・
第２の不純物領域、（９）・・・・電極。 なお、同一符号は同一または相当部分を示す。 代理人 葛野信−（ほか１名） 第１図 （ａ） （ｂ）
Claims (1)
- 一主面内に堀込を形成した半導体基体と、この半導体基
体の前記掘込内に形成し、かつ堀込を形成した高濃度な
第１の不純物領域と、前記半導体基体の前記堀込を形成
した一重部の反対面に形成した第２の不純物領域と、前
記半導体基体の一重部および第１の不純物領域に接する
パシベーション被膜と、前記第１の不純物領域の堀込を
埋めるように形成した電極とを備えたことを特徴とする
ＰＩＮ ダイオード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19826181A JPS5896773A (ja) | 1981-12-04 | 1981-12-04 | Ｐｉｎダイオ−ド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19826181A JPS5896773A (ja) | 1981-12-04 | 1981-12-04 | Ｐｉｎダイオ−ド |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5896773A true JPS5896773A (ja) | 1983-06-08 |
Family
ID=16388185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19826181A Pending JPS5896773A (ja) | 1981-12-04 | 1981-12-04 | Ｐｉｎダイオ−ド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5896773A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6047470A (ja) * | 1983-08-25 | 1985-03-14 | Matsushita Electronics Corp | 半導体装置 |
| US4977107A (en) * | 1989-08-23 | 1990-12-11 | Motorola Inc. | Method for manufacturing semiconductor rectifier |
-
1981
- 1981-12-04 JP JP19826181A patent/JPS5896773A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6047470A (ja) * | 1983-08-25 | 1985-03-14 | Matsushita Electronics Corp | 半導体装置 |
| US4977107A (en) * | 1989-08-23 | 1990-12-11 | Motorola Inc. | Method for manufacturing semiconductor rectifier |
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