JPH0687498B2 - 相補型半導体メモリ装置 - Google Patents
相補型半導体メモリ装置Info
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- JPH0687498B2 JPH0687498B2 JP61288161A JP28816186A JPH0687498B2 JP H0687498 B2 JPH0687498 B2 JP H0687498B2 JP 61288161 A JP61288161 A JP 61288161A JP 28816186 A JP28816186 A JP 28816186A JP H0687498 B2 JPH0687498 B2 JP H0687498B2
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- Japan
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- wiring layer
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- supply wiring
- layer
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- 230000000295 complement effect Effects 0.000 title claims description 18
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 239000000758 substrate Substances 0.000 claims description 23
- 238000009792 diffusion process Methods 0.000 description 30
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は相補型半導体メモリ装置に関し、特に複数個，
例えば６個のトランジスタを有するセルアレイ部のラッ
チアップを防止する相補型半導体メモリ装置に関する。
例えば６個のトランジスタを有するセルアレイ部のラッ
チアップを防止する相補型半導体メモリ装置に関する。
従来の相補型半導体メモリ装置は、そのセルアレイ部の
ラッチアップ防止対策として、各トランジスタのソース
電位を供給する配線層と基板電位を供給する配線層とを
兼用し、もって基板電位の浮き上りを抑制している。
ラッチアップ防止対策として、各トランジスタのソース
電位を供給する配線層と基板電位を供給する配線層とを
兼用し、もって基板電位の浮き上りを抑制している。
上述した従来の相補型半導体メモリ装置は通常基板抵抗
が大きいので所定値以上のノイズ電流が流れたときは基
板電位が浮き，各トランジスタのソース電極と基板間の
PN接合が順バイアスになるため、半導体装置の動作保持
のリセット信号を受信しなくても強制的に解除するよう
なラッチアップが発生する。かかる従来のメモリ装置に
おいては、ラッチアップ耐量の向上は望めても，ラッチ
アップのない，いわゆるラッチアップフリーにすること
は不可能であった。
が大きいので所定値以上のノイズ電流が流れたときは基
板電位が浮き，各トランジスタのソース電極と基板間の
PN接合が順バイアスになるため、半導体装置の動作保持
のリセット信号を受信しなくても強制的に解除するよう
なラッチアップが発生する。かかる従来のメモリ装置に
おいては、ラッチアップ耐量の向上は望めても，ラッチ
アップのない，いわゆるラッチアップフリーにすること
は不可能であった。
本発明の目的は、従来のかかるラッチアップを防止する
相補型半導体メモリ装置を提供することにある。
相補型半導体メモリ装置を提供することにある。
〔問題点を解決するための手段〕 本発明の相補型半導体メモリ装置は、複数個の相補型ト
ランジスタのソース電極にソース電位を供給し且つ所定
の抵抗値を有する第一の電源配線層と、前記各トランジ
スタの基板電位を供給し且つ前記第一の電源配線層の抵
抗値よりも小さい抵抗値を有する第二の電源配線層とを
含み構成される。
ランジスタのソース電極にソース電位を供給し且つ所定
の抵抗値を有する第一の電源配線層と、前記各トランジ
スタの基板電位を供給し且つ前記第一の電源配線層の抵
抗値よりも小さい抵抗値を有する第二の電源配線層とを
含み構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの製造過程順に示した相補型半導体メモリ装置の上面
図である。
めの製造過程順に示した相補型半導体メモリ装置の上面
図である。
第１図（ａ）に示すように、Ｎ型半導体基板（以下Ｎ型
基板と称す）表面にドーピングしてＰ型トランジスタの
ソース領域およびドレイン領域となるP+拡散層を形成
し，前記Ｐ型トランジスタのソース電位を供給する第一
の電源配線層１と、前記Ｎ型基板の一部に硼素イオン等
の打込みにより形成されたＰ型の領域（以下Ｐウェルと
称す）表面にP+拡散層2a,2bを形成する。次に、前記Ｎ
型基板上の別の領域に，基板電位を供給するためのN+拡
散層3a,3bとＮ型トランジスタのソース領域，ドレイン
領域となるN+拡散層4a,4bとを形成する。これらP+拡散
層とN+拡散層の形成のためのドーピングは別々に行われ
るが配線のためのパターニングは同時に行われる。ま
た、P+拡散層からなる第一の電源配線層１には配線層と
の接続のためＰ型トランジスタのドレイン領域を形成す
る部分に開口部5a,5bが，P+拡散層2a,2bには開口部6a,6
bがそれぞれ設けられ、またN+拡散層3a,3bには開口部
7a,7bが，N+拡散層4a,4bにはＮ型トランジスタのソース
領域およびドレイン領域を形成する部分に開口部8a,8b,
9a,9b,10a,10bが設けられる。
基板と称す）表面にドーピングしてＰ型トランジスタの
ソース領域およびドレイン領域となるP+拡散層を形成
し，前記Ｐ型トランジスタのソース電位を供給する第一
の電源配線層１と、前記Ｎ型基板の一部に硼素イオン等
の打込みにより形成されたＰ型の領域（以下Ｐウェルと
称す）表面にP+拡散層2a,2bを形成する。次に、前記Ｎ
型基板上の別の領域に，基板電位を供給するためのN+拡
散層3a,3bとＮ型トランジスタのソース領域，ドレイン
領域となるN+拡散層4a,4bとを形成する。これらP+拡散
層とN+拡散層の形成のためのドーピングは別々に行われ
るが配線のためのパターニングは同時に行われる。ま
た、P+拡散層からなる第一の電源配線層１には配線層と
の接続のためＰ型トランジスタのドレイン領域を形成す
る部分に開口部5a,5bが，P+拡散層2a,2bには開口部6a,6
bがそれぞれ設けられ、またN+拡散層3a,3bには開口部
7a,7bが，N+拡散層4a,4bにはＮ型トランジスタのソース
領域およびドレイン領域を形成する部分に開口部8a,8b,
9a,9b,10a,10bが設けられる。
次に、第１図（ｂ）に示すように、ワード線となる多結
晶シリコン層11a,11b,11cを形成し、P+拡散層からなる
第一の電源配線層１とN+拡散層4a,4bとの上で交差する
４つの領域，およびN+拡散層4aとN+拡散層4bとの上で交
差する２つの領域に合せて６つの相補型トランジスタの
ゲート電極を形成する。また、この多結晶シリコン層11
a,11bには接続用の開口部12a,12bが設けられる。
晶シリコン層11a,11b,11cを形成し、P+拡散層からなる
第一の電源配線層１とN+拡散層4a,4bとの上で交差する
４つの領域，およびN+拡散層4aとN+拡散層4bとの上で交
差する２つの領域に合せて６つの相補型トランジスタの
ゲート電極を形成する。また、この多結晶シリコン層11
a,11bには接続用の開口部12a,12bが設けられる。
次に、第１図（ｃ）に示すように、絶縁層（図示省略）
を介してP+拡散層による第一の電源配線層１の上に前記
Ｎ型基板表面のN+拡散層3a,3bを介して基板電位を供給
するためのアルミニウム配線による第二の電源配線層13
を被着する。ここで、第二の電源配線層13の抵抗値を第
一の電源配線層１の抵抗値よりも小さくする。
を介してP+拡散層による第一の電源配線層１の上に前記
Ｎ型基板表面のN+拡散層3a,3bを介して基板電位を供給
するためのアルミニウム配線による第二の電源配線層13
を被着する。ここで、第二の電源配線層13の抵抗値を第
一の電源配線層１の抵抗値よりも小さくする。
次に、第１図（ｄ）に示すように、アルミニウム配線に
より形成し，前記Ｐウェル表面に形成されたP+拡散層
2a,2bを介してＰウェルの電位を供給するとともに，開
口部8a,8bを介してＮ型トランジスタのソース電極にグ
ランド電位を供給するグランド配線層14a,14bと、アル
ミニウム配線により形成し，N+拡散層4a,4bの開口部1
0a,10bを介して接続されるビット配線層15a,15bと、ア
ルミニウム配線により形成し，P+拡散層からなる第一の
電源配線層１の開口部5a,5bとN+拡散層4a,4bの開口部
9a,9bとを介して接続されるセル内相互結線層16a,16bを
被着する。
より形成し，前記Ｐウェル表面に形成されたP+拡散層
2a,2bを介してＰウェルの電位を供給するとともに，開
口部8a,8bを介してＮ型トランジスタのソース電極にグ
ランド電位を供給するグランド配線層14a,14bと、アル
ミニウム配線により形成し，N+拡散層4a,4bの開口部1
0a,10bを介して接続されるビット配線層15a,15bと、ア
ルミニウム配線により形成し，P+拡散層からなる第一の
電源配線層１の開口部5a,5bとN+拡散層4a,4bの開口部
9a,9bとを介して接続されるセル内相互結線層16a,16bを
被着する。
上述のとおり、相補型トランジスタの各ソース電極にソ
ース電位を供給する第一の電源配線層１がP+拡散層で形
成され、相補型トランジスタの各々に基板電位を供給す
る第二の電源配線層13がアルミニウム配線層で形成され
ているので、Ｎ型基板にノイズ電極が発生して基板電位
が浮き,P型トランジスタのソース電極となる第一の電源
配線層１とＮ型基板との間のPN接合が順方向にバイアス
されても、P+拡散層によって形成される第一の電源配線
層１の抵抗値が大であるため、順方向電流が制限され，
実質的にノイズ電流を遮断できる。
ース電位を供給する第一の電源配線層１がP+拡散層で形
成され、相補型トランジスタの各々に基板電位を供給す
る第二の電源配線層13がアルミニウム配線層で形成され
ているので、Ｎ型基板にノイズ電極が発生して基板電位
が浮き,P型トランジスタのソース電極となる第一の電源
配線層１とＮ型基板との間のPN接合が順方向にバイアス
されても、P+拡散層によって形成される第一の電源配線
層１の抵抗値が大であるため、順方向電流が制限され，
実質的にノイズ電流を遮断できる。
尚、上述の実施例においては、Ｎ型半導体基板とP+拡散
層およびN+拡散層を例にとって説明したが、逆導電型の
Ｐ型半導体基板とN+拡散層およびP+拡散層を用いても本
発明を同様に実施することができる。
層およびN+拡散層を例にとって説明したが、逆導電型の
Ｐ型半導体基板とN+拡散層およびP+拡散層を用いても本
発明を同様に実施することができる。
以上説明したように、本発明は複数個の相補型トランジ
スタのソース電極にソース電位を供給する第一の電源配
線層の抵抗値を基板電位を供給する第二の電源配線層の
抵抗値よりも大きくすることにより、各トランジスタの
ソース電極と基板間のPN接合が順方向になっても，この
順方向電流を制限することができる。従って、基板抵抗
と前記二つの電源配線層の抵抗値を適切に設定すれば、
たとえ順方向電流が流れても，ラッチアップを完全に防
止した相補型半導体メモリ装置を得られる効果がある。
スタのソース電極にソース電位を供給する第一の電源配
線層の抵抗値を基板電位を供給する第二の電源配線層の
抵抗値よりも大きくすることにより、各トランジスタの
ソース電極と基板間のPN接合が順方向になっても，この
順方向電流を制限することができる。従って、基板抵抗
と前記二つの電源配線層の抵抗値を適切に設定すれば、
たとえ順方向電流が流れても，ラッチアップを完全に防
止した相補型半導体メモリ装置を得られる効果がある。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの製造過程順に示した相補型半導体メモリ装置の上面
図である。 １……第一の電源配線層（P+拡散層）、2a,2b……P+拡
散層、3a,3b……N+拡散層、4a,4b……N+拡散層、5a,5b
〜10a,10b……開口部、11a,11b,11c……多結晶シリコン
層、12a,12b……開口部、13……第二の電源配線層、1
4a,14b……グランド配線層、15a,15b……ビット配線
層、16a,16b……セル内相互結線層。
めの製造過程順に示した相補型半導体メモリ装置の上面
図である。 １……第一の電源配線層（P+拡散層）、2a,2b……P+拡
散層、3a,3b……N+拡散層、4a,4b……N+拡散層、5a,5b
〜10a,10b……開口部、11a,11b,11c……多結晶シリコン
層、12a,12b……開口部、13……第二の電源配線層、1
4a,14b……グランド配線層、15a,15b……ビット配線
層、16a,16b……セル内相互結線層。
Claims (1)
- 【請求項１】複数個の相補型トランジスタの各ソース電
極にソース電位を供給し且つ所定の抵抗値を有する第一
の電源配線層と、前記各トランジスタの基板電位を供給
し且つ前記第一の電源配線層の抵抗値よりも小さい抵抗
値を有する第二の電源配線層とを含み構成されることを
特徴とする相補型半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61288161A JPH0687498B2 (ja) | 1986-12-02 | 1986-12-02 | 相補型半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61288161A JPH0687498B2 (ja) | 1986-12-02 | 1986-12-02 | 相補型半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63140566A JPS63140566A (ja) | 1988-06-13 |
| JPH0687498B2 true JPH0687498B2 (ja) | 1994-11-02 |
Family
ID=17726591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61288161A Expired - Lifetime JPH0687498B2 (ja) | 1986-12-02 | 1986-12-02 | 相補型半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0687498B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61208864A (ja) * | 1985-03-14 | 1986-09-17 | Nec Corp | Ｃ−ｍｏｓ集積回路装置 |
-
1986
- 1986-12-02 JP JP61288161A patent/JPH0687498B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61208864A (ja) * | 1985-03-14 | 1986-09-17 | Nec Corp | Ｃ−ｍｏｓ集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63140566A (ja) | 1988-06-13 |
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