JPH01227469A - スタティックランダムアクセスメモリ - Google Patents
スタティックランダムアクセスメモリInfo
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- JPH01227469A JPH01227469A JP63053909A JP5390988A JPH01227469A JP H01227469 A JPH01227469 A JP H01227469A JP 63053909 A JP63053909 A JP 63053909A JP 5390988 A JP5390988 A JP 5390988A JP H01227469 A JPH01227469 A JP H01227469A
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- 230000003068 static effect Effects 0.000 title claims 3
- 230000015654 memory Effects 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 11
- 230000005540 biological transmission Effects 0.000 claims description 2
- 238000007493 shaping process Methods 0.000 abstract 1
- 239000012535 impurity Substances 0.000 description 18
- 238000010586 diagram Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 238000006073 displacement reaction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 108091006146 Channels Proteins 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ゲートとドレインが互いに交差接続されたＭＯＳトラン
ジスタ対から成るフリップ・フロップ（ＦＦ）を用いて
構成されるＳＲＡＭに関し。
ジスタ対から成るフリップ・フロップ（ＦＦ）を用いて
構成されるＳＲＡＭに関し。
高集積度のＳＲＡＭにおいて、前記ｐｐの負荷抵抗に所
望の高抵抗値を付与可能とすることを目的とし。
望の高抵抗値を付与可能とすることを目的とし。
前記交差接続されたＭＯＳ トランジスタ対から成るＰ
Ｆと、該ＭＯＳ トランジスタの負荷抵抗とから構成
されるＳＲＡＭセルの４つを１つのブロックとし。
Ｆと、該ＭＯＳ トランジスタの負荷抵抗とから構成
されるＳＲＡＭセルの４つを１つのブロックとし。
４つのＳＲＡＭセルにおけるＦＦを構成するＭＯｓトラ
ンジスタの各１つが前記ブロックの中心部近傍において
共通のソース領域を有するように前記Ｍｏｓトランジス
タを行方向および列方向に沿って配置し。
ンジスタの各１つが前記ブロックの中心部近傍において
共通のソース領域を有するように前記Ｍｏｓトランジス
タを行方向および列方向に沿って配置し。
ｖ０配線をＶＳＳ配線とともに前記ブロック上を行方向
に延伸するようにして同一の導電層から形成し、負荷抵
抗を高抵抗を有する専用の導電層を用いて形成する。そ
して、少なくともｖ０配線に前記ブロックの中心部近傍
の領域に達する拡幅部分を設け、該拡幅部分において＋
ＶＤゎ配線と負荷抵抗を接続する。必要に応じてＶ。配
線にも同様の拡幅部分を設け、この拡幅部分において前
記共通のソース領域とを接続することがら構成される。
に延伸するようにして同一の導電層から形成し、負荷抵
抗を高抵抗を有する専用の導電層を用いて形成する。そ
して、少なくともｖ０配線に前記ブロックの中心部近傍
の領域に達する拡幅部分を設け、該拡幅部分において＋
ＶＤゎ配線と負荷抵抗を接続する。必要に応じてＶ。配
線にも同様の拡幅部分を設け、この拡幅部分において前
記共通のソース領域とを接続することがら構成される。
本発明はゲートとドレインが互いに交差接続された２つ
のＭＯＳ トランジスタから成るＰＩ’を用いて構成
されるＳＲＡＭに関する。
のＭＯＳ トランジスタから成るＰＩ’を用いて構成
されるＳＲＡＭに関する。
第２図はＭＯＳ トランジスタを用いて構成されるＳＲ
ＡＭセルの等価回路図であって１例えばｎ型のチャネル
を有する２つのＭＯＳ トランジスタＱ、およびＱｔ
のそれぞれのゲートおよびドレインが互いに交差接続さ
れてフリップ・フロップ（ＦＦ）を構成している。ＭＯ
Ｓ トランジスタ（１，およびＱ８のソースは。
ＡＭセルの等価回路図であって１例えばｎ型のチャネル
を有する２つのＭＯＳ トランジスタＱ、およびＱｔ
のそれぞれのゲートおよびドレインが互いに交差接続さ
れてフリップ・フロップ（ＦＦ）を構成している。ＭＯ
Ｓ トランジスタ（１，およびＱ８のソースは。
低圧電源配線（ＶＳＳ）に共通に接続されており、それ
ぞれのドレインは負荷抵抗Ｒ１およびＲ２を介して ゛
高圧電源配線（ｖｏｎ）に接続されている。トランスミ
ッションゲート（↑Ｇ）を構成する２つのＭＯＳ トラ
ンジスタＱ３およびＱ４のゲートはワード線（ＷＬ）に
。
ぞれのドレインは負荷抵抗Ｒ１およびＲ２を介して ゛
高圧電源配線（ｖｏｎ）に接続されている。トランスミ
ッションゲート（↑Ｇ）を構成する２つのＭＯＳ トラ
ンジスタＱ３およびＱ４のゲートはワード線（ＷＬ）に
。
また、 ＭＯＳ トランジスタＱ、およびＱ４のそれ
ぞれのチャネルはＭＯＳ トランジスタＱ、およびＱ！
のドレインとビット線（ＢＬおよび肛）の間に接続され
ている。
ぞれのチャネルはＭＯＳ トランジスタＱ、およびＱ！
のドレインとビット線（ＢＬおよび肛）の間に接続され
ている。
従来、第３図に示すようなパターンによって。
シリコンウェハ等の半導体基板上に上記ＳＲＡＭセルを
形成していた。第３図において９点線は半導体基板に所
定の不純物を導入して形成された不純物領域、−点鎖線
は前記半導体基板上に絶縁層（ゲート絶縁Ｎ）を介して
形成された第１Ｎ目の導電層から成るゲート電極を、二
点鎖線は前記ゲート電極上に眉間絶縁層を介して形成さ
れた第２Ｎ目の導電層から成るＶＳｇ配線を、実線は前
記ゲート電極およびｖ、８配線上に眉間絶縁層を介して
形成された第３Ｎ目の導電層から成るｖＩ、Ｄ配線およ
び前記負荷抵抗Ｒ，およびＲ１をそれぞれ示す。
形成していた。第３図において９点線は半導体基板に所
定の不純物を導入して形成された不純物領域、−点鎖線
は前記半導体基板上に絶縁層（ゲート絶縁Ｎ）を介して
形成された第１Ｎ目の導電層から成るゲート電極を、二
点鎖線は前記ゲート電極上に眉間絶縁層を介して形成さ
れた第２Ｎ目の導電層から成るＶＳｇ配線を、実線は前
記ゲート電極およびｖ、８配線上に眉間絶縁層を介して
形成された第３Ｎ目の導電層から成るｖＩ、Ｄ配線およ
び前記負荷抵抗Ｒ，およびＲ１をそれぞれ示す。
第３図におけるように、各々のゲート電極が前記不純物
領域上を横切ることによって、第２図に示したＭＯＳ
トランジスタＱ、ないしＱ４が形成される。
領域上を横切ることによって、第２図に示したＭＯＳ
トランジスタＱ、ないしＱ４が形成される。
同図に示すように９行方向および列方向のそれぞれにお
いて隣接する２個ずつから成る４つのＳＲＡＭセルが１
つのブロックを形成している。上記４っのＳＲＡＭセル
のうち２つのＳＲＡＭセルにおいてＦＦを構成するＭＯ
Ｓ トランジスタＱ１および０□が行方向に延伸する第
１の配列を形成し、他の２つのＳＲＡＭセルにおいてＦ
Ｆをを構成するＭＯＳトランジスタＱ１および６が前記
第１の配列と重ならずに行方向に延伸する第２の配列を
形成し、かつ、前記第１および第２の配列における前記
ＦＩ０５ トランジスタの各々１つずつが列方向に配
列するようにして、配置されている。
いて隣接する２個ずつから成る４つのＳＲＡＭセルが１
つのブロックを形成している。上記４っのＳＲＡＭセル
のうち２つのＳＲＡＭセルにおいてＦＦを構成するＭＯ
Ｓ トランジスタＱ１および０□が行方向に延伸する第
１の配列を形成し、他の２つのＳＲＡＭセルにおいてＦ
Ｆをを構成するＭＯＳトランジスタＱ１および６が前記
第１の配列と重ならずに行方向に延伸する第２の配列を
形成し、かつ、前記第１および第２の配列における前記
ＦＩ０５ トランジスタの各々１つずつが列方向に配
列するようにして、配置されている。
各々のＳＲＡＭセルにおいて、ＭＯＳトランジスタＱ、
のドレインｎ、はコンタクトＣ１を介してＭＯＳ ト
ランジスタＱ８のゲート電極と、一方、Ｈｏ５トランジ
スタＱ８のドレイン０８はコンタクトＣ２を介して８０
５ トランジスタＱ１のゲート電極とそれぞれ接続さ
れている。
のドレインｎ、はコンタクトＣ１を介してＭＯＳ ト
ランジスタＱ８のゲート電極と、一方、Ｈｏ５トランジ
スタＱ８のドレイン０８はコンタクトＣ２を介して８０
５ トランジスタＱ１のゲート電極とそれぞれ接続さ
れている。
このようにして、それぞれのゲートとドレインが互いに
交差接続されたＭＯＳ トランジスタＱ、およびＱ８か
らＦＦが形成される。また、ＭＯＳトランジスタＱ。
交差接続されたＭＯＳ トランジスタＱ、およびＱ８か
らＦＦが形成される。また、ＭＯＳトランジスタＱ。
およびｉの各々から１つのＴＧが構成される。なお。
ＭＯＳ トランジスタＱｓおよびＱ＃のゲート電極は行
方向に延伸するように配置されたワード線（ＷＬ）を兼
ねている。
方向に延伸するように配置されたワード線（ＷＬ）を兼
ねている。
ＭＯＳ トランジスタＱ、およびＱ２のゲートは、コ
ンタクトＣ２およびＣ１を介して、ＭＯ３Ｉ−ランジス
タＱ４およびＯｌを構成する不純物領域にそれぞれ接続
されており、上記不純物領域は、コンタクトＣ４および
Ｃ３を介して１図示しないビット線ＢＬおよび肛にそれ
ぞれ接続されている。また、 ＭＯＳ トランジスタＱ
、およびＱ２のソース（ＳｌおよびＳｚ）は、それぞれ
。
ンタクトＣ２およびＣ１を介して、ＭＯ３Ｉ−ランジス
タＱ４およびＯｌを構成する不純物領域にそれぞれ接続
されており、上記不純物領域は、コンタクトＣ４および
Ｃ３を介して１図示しないビット線ＢＬおよび肛にそれ
ぞれ接続されている。また、 ＭＯＳ トランジスタＱ
、およびＱ２のソース（ＳｌおよびＳｚ）は、それぞれ
。
コンタクトＣ６およびＣ１を介してＶＳＳ配線に接続さ
れている。１つのブロック内における４つの５ＲＡｌ’
１セルのＭＯＳ トランジスタＱ、のソースＳｌは、ブ
ロックの中央部近傍から列方向に延伸する部分Ｓｘを含
む共通のソース領域として形成されている。
れている。１つのブロック内における４つの５ＲＡｌ’
１セルのＭＯＳ トランジスタＱ、のソースＳｌは、ブ
ロックの中央部近傍から列方向に延伸する部分Ｓｘを含
む共通のソース領域として形成されている。
前記第３層目の導電層から形成された負荷抵抗りはコン
タクトＣ８を介してＭＯＳ トランジスタＱ２のドレ
イン０８に、また、負荷抵抗Ｒ１はコンタクトＣ１−Ｍ
ＯＳ トランジスタロのゲート−コンタクトＣ１から
成る径路を通じてＨｏ５ トランジスタＱ１のドレイ
ンＤ、に接続されている。このようにして、ＭＯＳトラ
ンジスタ０１およびＱ、のドレインは負荷抵抗Ｒｔおよ
びｈを通じてＶ、配線に接続されている。
タクトＣ８を介してＭＯＳ トランジスタＱ２のドレ
イン０８に、また、負荷抵抗Ｒ１はコンタクトＣ１−Ｍ
ＯＳ トランジスタロのゲート−コンタクトＣ１から
成る径路を通じてＨｏ５ トランジスタＱ１のドレイ
ンＤ、に接続されている。このようにして、ＭＯＳトラ
ンジスタ０１およびＱ、のドレインは負荷抵抗Ｒｔおよ
びｈを通じてＶ、配線に接続されている。
第３図に示す従来のＳＲＩＭセルパターンにおいては、
Ｖｅｅ配線と負荷抵抗１１１およびＲ２はともに第３層
目の導電層から形成される。この場合、第３層の導電層
を高抵抗の多結晶シリコン層で形成し、これを所定の形
状にパターンニングしたのち、ｖ０配線を構成する部分
のみに不純物を選択的に導入して低抵抗とすることが行
われていた。
Ｖｅｅ配線と負荷抵抗１１１およびＲ２はともに第３層
目の導電層から形成される。この場合、第３層の導電層
を高抵抗の多結晶シリコン層で形成し、これを所定の形
状にパターンニングしたのち、ｖ０配線を構成する部分
のみに不純物を選択的に導入して低抵抗とすることが行
われていた。
上記の方法によれば＋Ｖ１１゜配線部分に導入された不
純物が高抵抗部分に拡散し、負捕抵抗Ｒ１およびＲ１の
育効長さが減少し、また、この不純物拡散によって負荷
抵抗値にバラツキが生じる問題があった。さらに、 Ｓ
ＲＡ？１が高密度化するにつれ、負荷抵抗Ｒ１およびＲ
８のパターンが微細化するこめに、値が揃った高抵抗の
負荷抵抗を形成することがますます困難となる問題があ
った。
純物が高抵抗部分に拡散し、負捕抵抗Ｒ１およびＲ１の
育効長さが減少し、また、この不純物拡散によって負荷
抵抗値にバラツキが生じる問題があった。さらに、 Ｓ
ＲＡ？１が高密度化するにつれ、負荷抵抗Ｒ１およびＲ
８のパターンが微細化するこめに、値が揃った高抵抗の
負荷抵抗を形成することがますます困難となる問題があ
った。
本発明は高密度のＳＲＡＭにおいても所望の高抵抗値を
有する負荷抵抗を容易に形成可能とすることを目的とす
る。
有する負荷抵抗を容易に形成可能とすることを目的とす
る。
（課題を解決するための手段〕
上記目的は、相手のゲートおよびドレインにそれぞれ交
差接続されたドレインおよびゲートを有するとともに第
１の電圧源配線に共通に接続されたソースを有するＭＯ
Ｓ トランジスタ対から成るＰＩ’と、前記８０３
トランジスタ対のドレインの１つと第２の電源配線との
間に接続された２つの負荷抵抗と、ワード線に共通に接
続されたゲートならびに一対のビット線の１つと前記Ｍ
ＯＳトランジスタ対のドレインの１つとの間にそれぞれ
接続されたチャネルを有する２つのＴ’Ｇとから成るメ
モリセルを用いて構成されたＳＲＡＭにおいて、半導体
基板上に形成された４つの等価な前記メモリセルから成
るブロックにおいて、２つの前記メモリセルの各々にお
けるＩ’Ｆを構成する前記１’ｌＯ３トランジスタが前
記半導体基板上を行方向に沿って第１の配列を形成し、
他の２つのメモリセルの各々におけるＦＦを構成する前
記ＭＯＳトランジスタが前記第１の配列と重ならずに行
方向に沿って第２の配列を形成し、かつ、前記第１およ
び第２の配列における前記ＭＯＳ トランジスタの各
々１つが前記半導体基板上を列方向に沿って配列してお
り、前記ブロックにおける４つのメモリセルのＦＦを構
成するＭＯＳ トランジスタの各１つが該ブロックの中
央部近傍から列方向に沿って延伸する部分を含む共通の
ソース領域を有し、前記メモリセルを構成するすべての
該ＭＯＳ トランジスタのゲート電極が第１の導電層か
ら形成されており、前記第１および第２の電源配線は互
いに分離するようにして共に第２の導電層から形成され
ており、該第１の電源配線は前記第１の配列上を行方向
に沿って延伸するように形成されているとともに前記共
通のソース領域に接続されており、該第２の電源配線は
前記第２の配列上を行方向に沿って延伸するとともに前
記ブロックの中央部近傍に達する拡幅部を有するように
形成されており、各々の前記負荷抵抗は、前記ブロック
内において列方向に配列する２つの前記ＭＯＳ トラン
ジスタ上を前記ブロック内に限定された長さを以て延伸
するとともに該長さの中央部近傍において前記第２の電
源配線の前記拡幅部と接続された高抵抗を有する第３の
導電層から形成されていることを特徴とする９本発明に
係るＳＲＡＭによって達成される。
差接続されたドレインおよびゲートを有するとともに第
１の電圧源配線に共通に接続されたソースを有するＭＯ
Ｓ トランジスタ対から成るＰＩ’と、前記８０３
トランジスタ対のドレインの１つと第２の電源配線との
間に接続された２つの負荷抵抗と、ワード線に共通に接
続されたゲートならびに一対のビット線の１つと前記Ｍ
ＯＳトランジスタ対のドレインの１つとの間にそれぞれ
接続されたチャネルを有する２つのＴ’Ｇとから成るメ
モリセルを用いて構成されたＳＲＡＭにおいて、半導体
基板上に形成された４つの等価な前記メモリセルから成
るブロックにおいて、２つの前記メモリセルの各々にお
けるＩ’Ｆを構成する前記１’ｌＯ３トランジスタが前
記半導体基板上を行方向に沿って第１の配列を形成し、
他の２つのメモリセルの各々におけるＦＦを構成する前
記ＭＯＳトランジスタが前記第１の配列と重ならずに行
方向に沿って第２の配列を形成し、かつ、前記第１およ
び第２の配列における前記ＭＯＳ トランジスタの各
々１つが前記半導体基板上を列方向に沿って配列してお
り、前記ブロックにおける４つのメモリセルのＦＦを構
成するＭＯＳ トランジスタの各１つが該ブロックの中
央部近傍から列方向に沿って延伸する部分を含む共通の
ソース領域を有し、前記メモリセルを構成するすべての
該ＭＯＳ トランジスタのゲート電極が第１の導電層か
ら形成されており、前記第１および第２の電源配線は互
いに分離するようにして共に第２の導電層から形成され
ており、該第１の電源配線は前記第１の配列上を行方向
に沿って延伸するように形成されているとともに前記共
通のソース領域に接続されており、該第２の電源配線は
前記第２の配列上を行方向に沿って延伸するとともに前
記ブロックの中央部近傍に達する拡幅部を有するように
形成されており、各々の前記負荷抵抗は、前記ブロック
内において列方向に配列する２つの前記ＭＯＳ トラン
ジスタ上を前記ブロック内に限定された長さを以て延伸
するとともに該長さの中央部近傍において前記第２の電
源配線の前記拡幅部と接続された高抵抗を有する第３の
導電層から形成されていることを特徴とする９本発明に
係るＳＲＡＭによって達成される。
ＶＤＤ配線をＶ３ｓｒｋ！、線と同じ第２層目の導電層
から形成し、負荷抵抗を第３層目の高抵抗の多結晶シリ
コン層から形成する。その結果。
から形成し、負荷抵抗を第３層目の高抵抗の多結晶シリ
コン層から形成する。その結果。
■負荷抵抗に不純物拡散がなく、微細パターンで高抵抗
の負荷抵抗を形成できる ■負荷抵抗値のバラツキを低減できる ■ｖ０゜配線を低抵抗値の導電層を用いて形成でき＋
ｖａｎ配線に低抵抗を付与するための選択的不純物の導
入が不要となる 等の作用を生じる。
の負荷抵抗を形成できる ■負荷抵抗値のバラツキを低減できる ■ｖ０゜配線を低抵抗値の導電層を用いて形成でき＋
ｖａｎ配線に低抵抗を付与するための選択的不純物の導
入が不要となる 等の作用を生じる。
以下本発明の実施例を図面を参照して説明する。
以下の図面において、既掲の図面におけるのと同じ部分
には同一符号を付しである。
には同一符号を付しである。
第１図は本発明によって変更されたｖａｎ配線とＶＳＳ
配線および負荷抵抗Ｒ６およびＲ２のパターンを示す図
であって、第１図（ａｌは原理的パターンを示し、第１
図ら）は実際のＳＲＡ？Ｉに適用されたパターンを示す
。第１図（ａｌおよび（ｂｌにおいても、第３図と同様
に２点線は半導体基板に形成された不純物領域を、−点
鎖線は第１層目の導電層を、二点鎖線は第２層目の導電
層を、実線は第３層目の導電層を示す。
配線および負荷抵抗Ｒ６およびＲ２のパターンを示す図
であって、第１図（ａｌは原理的パターンを示し、第１
図ら）は実際のＳＲＡ？Ｉに適用されたパターンを示す
。第１図（ａｌおよび（ｂｌにおいても、第３図と同様
に２点線は半導体基板に形成された不純物領域を、−点
鎖線は第１層目の導電層を、二点鎖線は第２層目の導電
層を、実線は第３層目の導電層を示す。
本発明をより明確に示すために、第１図（ａ）において
は、４つのＳＲＡＭセルを含むブロック（１０） 内に
おけるＶＤｆｌ配線およびＶ。配線と負荷抵抗Ｒ１およ
びＲｔ１行方向に延伸するワード線（ＷＬ） 、 この
−Ｌの一部をゲート電極としてＴＧを構成するＭＯＳ
トランジスタＱ、および０４．これらＭＯＳ トラン
ジスタＱ、およびＱ４を構成し９図示しないビット線（
ＢＬおよび一部）に接続された不純物領域１１および１
２のみを示しである。
は、４つのＳＲＡＭセルを含むブロック（１０） 内に
おけるＶＤｆｌ配線およびＶ。配線と負荷抵抗Ｒ１およ
びＲｔ１行方向に延伸するワード線（ＷＬ） 、 この
−Ｌの一部をゲート電極としてＴＧを構成するＭＯＳ
トランジスタＱ、および０４．これらＭＯＳ トラン
ジスタＱ、およびＱ４を構成し９図示しないビット線（
ＢＬおよび一部）に接続された不純物領域１１および１
２のみを示しである。
第１図（ａｌにおいて、不純物領域１１および１２以外
の図示しない不純物領域のパターンは第３図に示した従
来のパターンと同じであり、また、 ＰＦを構成するＭ
ＯＳ トランジスタＱ１およびＱ２のゲート（図示省
略）および札が第１層目の導電層から形成されることも
従来と同じである。しかしながら９本発明のＳＲＡＭに
おいては＋ ＶＩＩＤ配線がＶＳＳ配線と同じ第２層
目の導電層から形成されている。
の図示しない不純物領域のパターンは第３図に示した従
来のパターンと同じであり、また、 ＰＦを構成するＭ
ＯＳ トランジスタＱ１およびＱ２のゲート（図示省
略）および札が第１層目の導電層から形成されることも
従来と同じである。しかしながら９本発明のＳＲＡＭに
おいては＋ ＶＩＩＤ配線がＶＳＳ配線と同じ第２層
目の導電層から形成されている。
ブロック１０内において、２つのＳＲＡＭセルのそれぞ
れＯＦＦを構成するＭＯＳ トランジスタＱ、′および
Ｑｚ／が行方向に沿って第１の配列を形成し、他の２つ
のＳＲＡＭセルにおけるＦＦを構成するＭＯＳ トラ
ンジスタＱ、およびＱ！が行方向に沿って第２の配列を
形成している。ブロック１０内において＋ＶＭＳ配線は
前記第１の配列を形成しているＭＯＳトランジスタ０、
′および０２′上を行方向に沿って延伸し、一方。
れＯＦＦを構成するＭＯＳ トランジスタＱ、′および
Ｑｚ／が行方向に沿って第１の配列を形成し、他の２つ
のＳＲＡＭセルにおけるＦＦを構成するＭＯＳ トラ
ンジスタＱ、およびＱ！が行方向に沿って第２の配列を
形成している。ブロック１０内において＋ＶＭＳ配線は
前記第１の配列を形成しているＭＯＳトランジスタ０、
′および０２′上を行方向に沿って延伸し、一方。
ＶＯＯ配線は前記第２の配列を形成しているＭＯＳ ｌ
−ランジスタＱ、およびＱ２上を行方向に沿って延伸し
ている。
−ランジスタＱ、およびＱ２上を行方向に沿って延伸し
ている。
ＶＳＳ配線は列方向に延伸しブロック１０の中央近傍に
達する拡幅部分Ｅ、を有し、この拡幅部分Ｅ１において
コンタクトＣ６を介して、４つのＭＯＳ ｌ−ランジ
スタＱ＋（Ｑ＋’を含む）に共通のソース領域（図示省
略）に接続されている。なお、Ｖ８．配線とＭＯＳトラ
ンジスタＱｔ ＣＱｔを含む）のソースＳｔ （第３図
参照）とは、ブロック１０の中心線（Ｌ−Ｌ）近傍に設
けられたコンタクトＣ１を介して接続されることは従来
と同様である。
達する拡幅部分Ｅ、を有し、この拡幅部分Ｅ１において
コンタクトＣ６を介して、４つのＭＯＳ ｌ−ランジ
スタＱ＋（Ｑ＋’を含む）に共通のソース領域（図示省
略）に接続されている。なお、Ｖ８．配線とＭＯＳトラ
ンジスタＱｔ ＣＱｔを含む）のソースＳｔ （第３図
参照）とは、ブロック１０の中心線（Ｌ−Ｌ）近傍に設
けられたコンタクトＣ１を介して接続されることは従来
と同様である。
一部＋ＶＤＤ配線は９列方向に延伸しブロック１０の中
心線（Ｌ−Ｌ）近傍の領域に達する拡幅部分Ｅ２を有し
、この拡幅部分りに設けられたコンタクトＣ１を介して
、負荷抵抗Ｒ９およびＲｔを形成する第３の導電層のそ
れぞれの長さの中央部近傍に接続されている。なお、負
荷抵抗Ｒ１およびＲｔは、それぞれの一端においてコン
タクトＣ２およびＣ１を介してＭＯＳトランジスタＱ、
およびＯ２のドレインに接続されていことは従来と同様
である。
心線（Ｌ−Ｌ）近傍の領域に達する拡幅部分Ｅ２を有し
、この拡幅部分りに設けられたコンタクトＣ１を介して
、負荷抵抗Ｒ９およびＲｔを形成する第３の導電層のそ
れぞれの長さの中央部近傍に接続されている。なお、負
荷抵抗Ｒ１およびＲｔは、それぞれの一端においてコン
タクトＣ２およびＣ１を介してＭＯＳトランジスタＱ、
およびＯ２のドレインに接続されていことは従来と同様
である。
ｖＤｆｌ配線全体が上記拡幅部分Ｅ２の幅を有するよう
に形成することも可能である。この場合には。
に形成することも可能である。この場合には。
ＶＳＳ配線に前記拡幅部分Ｅ、を設けない、したがって
、少なくともコンタクトＣ６の位置をＣ，′に移動する
。ブロック間の領域においても前記拡幅部分Ｅ、を設け
ずにＶ。配線全体を同一幅にする場合には、コンタク）
Ｃｔの位置もＣ，Ｉに移動する。
、少なくともコンタクトＣ６の位置をＣ，′に移動する
。ブロック間の領域においても前記拡幅部分Ｅ、を設け
ずにＶ。配線全体を同一幅にする場合には、コンタク）
Ｃｔの位置もＣ，Ｉに移動する。
上記のようにＶ、配線およびＶ３！配線のパターンを単
純化することにより、これら配線パターンの形成時にお
ける位置合わせが容易になる利点が生じる。
純化することにより、これら配線パターンの形成時にお
ける位置合わせが容易になる利点が生じる。
第１図（ａ）に示すパターンにおいては＋Ｖ＄３配線の
幅が第２図に示した従来のパターンに比べて減少する。
幅が第２図に示した従来のパターンに比べて減少する。
この幅の減少による抵抗の増加を補償するために、第２
Ｎ目の導電層の低抵抗化が必要である。この問題は、従
来、Ｖ８．配線を形成するために用いられていた多結晶
シリコン層に換えて、タングステンシリサイド（Ｗ−Ｓ
ｉ）等のシリサイド系の導電層を用いることによって解
決可能である。すなわち、一般にシリサイド系の導電層
の膜抵抗は。
Ｎ目の導電層の低抵抗化が必要である。この問題は、従
来、Ｖ８．配線を形成するために用いられていた多結晶
シリコン層に換えて、タングステンシリサイド（Ｗ−Ｓ
ｉ）等のシリサイド系の導電層を用いることによって解
決可能である。すなわち、一般にシリサイド系の導電層
の膜抵抗は。
適当な濃度の不純物を導入した同一膜厚の多結晶シリコ
ン層の膜抵抗の１０００程度であるためである。
ン層の膜抵抗の１０００程度であるためである。
第１図（ｂ）は本発明を実際のＳＲＡＭに適用した場合
のパターンを示す。すなわち、第２図に示したパターン
における不純物領域（点線で示した領域）および第１層
目の導電層から形成されたゲート電極およびＷＬをその
ままとし、この上に第２層目の低抵抗導電層から成るＶ
ＳＳ配線およびｖ０配線と第３Ｎ目の高抵抗導電層から
成る負荷抵抗が形成されている。
のパターンを示す。すなわち、第２図に示したパターン
における不純物領域（点線で示した領域）および第１層
目の導電層から形成されたゲート電極およびＷＬをその
ままとし、この上に第２層目の低抵抗導電層から成るＶ
ＳＳ配線およびｖ０配線と第３Ｎ目の高抵抗導電層から
成る負荷抵抗が形成されている。
実際のＳＲＡＭセルにおいては、第１図（ｂ）および第
３図に示すように、基板領域の利用効率を上げるために
、 ＦＦを構成するＭＯＳ トランジスタＱ、およびＱ
ｔ （Ｑ＋ ’およびｇｔ／を含む）、 ＴＧ Ｇ構成
するＭＯＳトランジスタＱ、およびＯ４のそれぞれは１
行方向において同一直線上に配列しておらず１列方向に
変位している。このた−めに、コンタクトＣ２およびＣ
８の位置も列方向に同じ量の変位を生じる。その結果、
Ｖｓｓ配線およびＶ、配線は、これらコンタクトＣｔお
よびＣ１との位置合わせの余裕度を得るために。
３図に示すように、基板領域の利用効率を上げるために
、 ＦＦを構成するＭＯＳ トランジスタＱ、およびＱ
ｔ （Ｑ＋ ’およびｇｔ／を含む）、 ＴＧ Ｇ構成
するＭＯＳトランジスタＱ、およびＯ４のそれぞれは１
行方向において同一直線上に配列しておらず１列方向に
変位している。このた−めに、コンタクトＣ２およびＣ
８の位置も列方向に同じ量の変位を生じる。その結果、
Ｖｓｓ配線およびＶ、配線は、これらコンタクトＣｔお
よびＣ１との位置合わせの余裕度を得るために。
ブロック１０内において部分的に列方向に変位し。
蛇行することになる。
ただし、上記列方向における変位量は、ｖ３．配線およ
びＶＤＩＩ配線のブロックｌｏ内における可能な幅以下
であり、また、このような変位を生じても。
びＶＤＩＩ配線のブロックｌｏ内における可能な幅以下
であり、また、このような変位を生じても。
第１図（ａ）に示した原理的パターンにおけるコンタク
トＣａｔ’：ハｃｉ ／ 、Ｃｔ マタハＣｔ ／ 、
オヨｃｙ”ｃ＋＋ノ位置に関する条件をすべて満足さ
せることができる。
トＣａｔ’：ハｃｉ ／ 、Ｃｔ マタハＣｔ ／ 、
オヨｃｙ”ｃ＋＋ノ位置に関する条件をすべて満足さ
せることができる。
〔発明の効果〕 ゛
□
本発明によれば、ゲートおよびドレインが交差接続され
たＭＯＳ トランジスタ対から成るすを用いて構成さ
れるＳＲＡＭセ、ルにお−ける高抵抗値の負荷抵抗を微
細なパターンで容易に１成することができ。
たＭＯＳ トランジスタ対から成るすを用いて構成さ
れるＳＲＡＭセ、ルにお−ける高抵抗値の負荷抵抗を微
細なパターンで容易に１成することができ。
ＳＲＡ？ｔの集積度ならびに製造の歩、留りを向上可能
とする効果がある。
とする効果がある。
第１図（ａ）および山）は本発明に係るＳＲＡＭセルの
パターンを示す図。 第２図はゲートおよびドレインが交差接続されたＭＯＳ
トランジスタ対から成るＦＦを用いて構成されるＳ
ＲＡＭセルの等価回路図。 第３図は第２図のＳＲＡＭセルを形成するための従来の
パターンを示す図 である。 図において。 １０はブロック。 １１および１２は不純物領域。 Ｃ５ないしＣ３とＣ，ＩおよびＣ，Ｉはコンタクト。 ＤｌおよびＤ２はドレイン。 Ｅ、およびＥ２は拡幅部分。 Ｑ、ないしＱ４およびＱ、ＩおよびＱ！′はＭＯＳ
トランジスタ。 Ｒ５およびＲ，は負荷抵抗。 ＳｌおよびＳ２はソース。 Ｓｘは延伸部分。 札はワード線 である。 〔＝ココンタク１ 第１霞 ＳＦ？、ＡＭに１しめ等４１０路 第２ｍ
パターンを示す図。 第２図はゲートおよびドレインが交差接続されたＭＯＳ
トランジスタ対から成るＦＦを用いて構成されるＳ
ＲＡＭセルの等価回路図。 第３図は第２図のＳＲＡＭセルを形成するための従来の
パターンを示す図 である。 図において。 １０はブロック。 １１および１２は不純物領域。 Ｃ５ないしＣ３とＣ，ＩおよびＣ，Ｉはコンタクト。 ＤｌおよびＤ２はドレイン。 Ｅ、およびＥ２は拡幅部分。 Ｑ、ないしＱ４およびＱ、ＩおよびＱ！′はＭＯＳ
トランジスタ。 Ｒ５およびＲ，は負荷抵抗。 ＳｌおよびＳ２はソース。 Ｓｘは延伸部分。 札はワード線 である。 〔＝ココンタク１ 第１霞 ＳＦ？、ＡＭに１しめ等４１０路 第２ｍ
Claims (1)
- 【特許請求の範囲】 １）相手のゲートおよびドレインにそれぞれ交差接続さ
れたドレインおよびゲートを有するとともに第１の電源
配線に共通に接続されたソースを有するＭＯＳトランジ
スタ対から成るフリップ・フロップと、前記ＭＯＳトラ
ンジスタ対のドレインの１つと第２の電源配線との間に
それぞれ接続された２つの負荷抵抗と、ワード線に共通
に接続されたゲートならびに一対のビット線の１つと前
記ＭＯＳトランジスタ対のドレインの１つとの間にそれ
ぞれ接続されたチャネルを有する２つのトランスミッシ
ョンゲートとから成るメモリセルを用いて構成されたス
タティックランダムアクセスメモリであって、 半導体基板上に形成された４つの等価な前記メモリセル
が１つのブロックを形成しており、前記ブロックにおい
て、２つの前記メモリセルの各々におけるフリップ・フ
ロップを構成する前記ＭＯＳトランジスタが前記半導体
基板上を行方向に沿って第１の配列を形成し、他の２つ
のメモリセルの各々におけるフリップ・フロップを構成
する前記ＭＯＳトランジスタが前記第１の配列と重なら
ずに行方向に沿って第２の配列を形成し、かつ、前記第
１および第２の配列における前記ＭＯＳトランジスタの
各々１つが前記半導体基板上を列方向に沿って配列して
おり、 前記ブロックにおいて、４つの前記メモリセルのフリッ
プ・フロップを構成する各１つのＭＯＳトランジスタは
該ブロックの中央部から列方向に延伸する部分を含む共
通のソース領域を有し、前記メモリセルを構成するすべ
ての該ＭＯＳトランジスタのゲート電極は第１の導電層
から形成され、 前記第１および第２の電源配線は互いに分離するように
して共に第２の導電層から形成され、該第１の電源配線
は前記第１の配列上を行方向に沿って延伸するとともに
前記共通のソース領域に接続されており、該第２の電源
配線は前記第２の配列上を行方向に沿って延伸するとと
もに前記ブロックの中心部近傍に達する拡幅部を有し、 各々の前記負荷抵抗は、前記ブロック内において列方向
に配列する２つの前記ＭＯＳトランジスタ上を延伸する
とともに前記ブロック内に限定された長さを有し、該長
さの中央部近傍において前記第２の電源配線の前記拡幅
部と接続された高抵抗を有する第３の導電層から形成さ
れていることを特徴とするスタティックランダムアクセ
スメモリ。 ２）該第１の電源配線は前記ブロックの中心部に達する
拡幅部分を有し、該拡幅部分において前記共通のソース
領域と接続されていることを特徴とする請求項１のスタ
ティックランダムアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63053909A JP2591035B2 (ja) | 1988-03-07 | 1988-03-07 | スタティックランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63053909A JP2591035B2 (ja) | 1988-03-07 | 1988-03-07 | スタティックランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01227469A true JPH01227469A (ja) | 1989-09-11 |
| JP2591035B2 JP2591035B2 (ja) | 1997-03-19 |
Family
ID=12955844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63053909A Expired - Lifetime JP2591035B2 (ja) | 1988-03-07 | 1988-03-07 | スタティックランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2591035B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0864768A (ja) * | 1994-08-18 | 1996-03-08 | Nec Corp | 半導体集積回路装置 |
| US5757694A (en) * | 1995-03-30 | 1998-05-26 | Nec Corporation | Balanced resistance load type SRAM cell |
-
1988
- 1988-03-07 JP JP63053909A patent/JP2591035B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0864768A (ja) * | 1994-08-18 | 1996-03-08 | Nec Corp | 半導体集積回路装置 |
| US5757694A (en) * | 1995-03-30 | 1998-05-26 | Nec Corporation | Balanced resistance load type SRAM cell |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2591035B2 (ja) | 1997-03-19 |
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