JPS6084819A - 半導体製造装置 - Google Patents

半導体製造装置

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Publication number
JPS6084819A
JPS6084819A JP58192884A JP19288483A JPS6084819A JP S6084819 A JPS6084819 A JP S6084819A JP 58192884 A JP58192884 A JP 58192884A JP 19288483 A JP19288483 A JP 19288483A JP S6084819 A JPS6084819 A JP S6084819A
Authority
JP
Japan
Prior art keywords
semiconductor manufacturing
zone
manufacturing apparatus
modules
wafer
Prior art date
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Pending
Application number
JP58192884A
Other languages
English (en)
Inventor
Masato Fujisawa
正人 藤沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Publication of JPS6084819A publication Critical patent/JPS6084819A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26

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  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体製造装置に関し、特に半導体ウェハ（以
下ウェハという）のフォトリソグラフィ一工程を行なう
ものの改良に関するものである。
〔従来技術〕
第１図は従来のこの種の半導体製造装置の構成及びレイ
アウトを示す平面図である。第１図において、１は前工
程よりウニバカセント（図示せず）を受けるローダ部、
２はウェハ表面の異物を除去するスピンスクラバ、３は
ウェハ表面の水分をとるホットプレート、４はウェハ表
面の温度を室温に下げるコールドプレート、５はウェハ
表面にレジストを塗布するスピンコータ、６は塗布され
たレジストを焼くホットプレート、７はレジスト表面の
温度を下げるコールドプレート、８は前後工程のライン
バランスをとるためのバッファ部、９は露光装置ヘウエ
ハを供給するエレベータ部、１０はレジストが塗布され
たウェハに露光を行なうウェハ露光装置、１．１は露光
装置１０よりウェハを受けるエレベータ部、１２は前後
のラインバランスをとるためのバッファ部、１３は露光
されたウェハを現像するレジスト現象処理部（ディベロ
ソバ）、１４はレジストを硬化させるホットプレート、
１５は次工程ヘウェハを送るアンローダ部であり、上記
１〜９及び１１〜１５・の各部は相互、連続し、巨体的
。形成され、いる。
以上のように構成された半導体製造装置は通常各工程が
平面上に配置され、ウェハは矢印１６がら１７の方向へ
処理されて行く。
又、この半導体製造装置によるフォトリソグラフィ一工
程はウェハの歩留りを向上させるために室内の清浄度が
極めて高いレベルに維持されている。従ってこれらの工
程に設置される製造装置はできるだけ省スペースにして
建物コストを下げる必要がある。
従来の半導体製造装置は以上のように構成されており、
レジストコータ、ディベロツバは各部が一体化され全て
平面上に配置されているため、露光装置とインターフェ
ースを行なうと非常にスペース効率が悪く、建物コスト
が高（つく欠点があった。
〔発明の概要〕
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、フォトリソグラフィ一工程におけ
る露光装置以外の各工程を行なう装置を各々独立した装
置として工程毎にモジュール化し、このモジュールを、
それぞれ少なくとも１層からなる上部および下部ゾーン
が形成されるよう立体的に配置することにより、省スペ
ースを達成することができる半導体製造装置を折供する
ことを目的としている。
〔発明の実施例〕
以下、この発明の一実施例を図について説明する。
第２図および第３図は本発明の一実施例による半導体製
造装置の平面および側面を示し、図において、１〜９は
第１図と同一のものを示す。ただし、これらは従来と異
なり、各々独立した装置としてモジュール化されており
、それぞれ相互に自由に分離、接続できるようになって
いる。そして上記装置１〜９は上部ゾーン２１に配置さ
れている。また本装置では上記従来の場合に説明した各
装置１１〜１５もモジュール化されており、これらは図
示していないが第３図の下部ゾーン２２に配置されてい
る。そして上部ゾーン２１と下部ゾーン２２との間には
下部ゾーン２２の各工程の清浄度を保つためのクリーン
フィルタ２０が配置されている。そして本装置ではウェ
ハは第２．３図の矢印１８．１９で示される方向に進行
するようになっている。
次に作用効果について説明する。
まずラインの構成数は従来と同様であるが、本装置が従
来のものと異なる点はフォトリソグラフィ一工程の各工
程を行なう装置を工程毎にモジュール化し、このモジュ
ールを例えば第２図の様に立体的にレイアウトした点で
あり、これによって、本装置ではスペースを従来要して
いたスペースの約１／２とすることが可能である。また
上部及び下部ゾーン２１．２２の中間にクリーンフィル
タ２０を設置したので、下部ゾーン２２の清浄度は維持
される。
このように、本実施例では各工程をモジュール化して立
体的に配置し、併わせで下部ゾーンの汚染防止のためク
リーンフィルタを設けたので、歩留りを低下させること
なく、大幅なスペース削減が可能で、建物コストを下げ
ることができる効果がある。
なお、上記実施例では、露光装置１０の一側面に各工程
のモジュールを配置したものを示したが、各工程のモジ
ュールは露光装置ｌＯの周囲に配置しても良く、上記実
施例と同様の効果を奏する。
また順序を変更しても支障のない工程についてはそのモ
ジュールの配列順序を置換えてもよく、更に上記実施例
では、ウェハの流れが、上部ゾーンから露光装置を介し
て下部ゾーンへ入るものについて説明したが、これとは
逆の流れであってもよく、上記実施例と同様の効果を奏
する。
〔発明の効果〕
以上のように、この発明によれば、フォトリソグラフィ
一工程における露光装置以外の各工程を行なう装置をそ
れぞれ独立した装置として工程毎にモジュール化し、こ
のモジュールを、それぞれ少なくとも１層からなる上部
及び下部ゾーンが形成されるよう立体的に配置するよう
にしたので、スペース効率を向上できる効果がある。
【図面の簡単な説明】
第１図は従来の半導体製造装置を示す平面図、第２図は
本発明の一実施例による半導体製造装置を示す平面図、
第３図は第２図の装置の側面図である。 ５・・・スピンコータ（レジストコータ）、１０・・・
ウェハ露光装置、１３・・・レジスト現像処理部（ディ
ベロツバ）、１・・・ローダ部、２・・・スピンスクラ
バ、３・・・ホットプレート、４・・・コールドプレー
ト、６・・・ホットプレート、７・・・コールドプレー
ト、８・・・バッファ部、９・・・エレベータ部、１１
・・・エレベータ部、１２・・・バッファ部、１４・・
・ホットプレート、１５・・・アンローダ部、２１・・
・上部ゾーン、２２・・・下部ゾーン、２０・・・クリ
ーンフィルタ。 なお図中、同一符号は同−又は相当部分を示す。 代理人　大岩増雄 第１図 第２図 第３図

Claims (1)

    【特許請求の範囲】
  1. ｊｌｌ　半導体ウェハにレジネトを塗布するレジストコ
    ータと、該レジストが塗布された半導体ウェハに露光を
    行なうウェハ露光装置と、該露光された半導体ウェハを
    現像するディベロツバとを少なくとも備え、フォトリソ
    グラフィ一工程を行なう半導体製造装置において、上記
    ウェハ露光装置以外の各工程を行なう装置をそれぞれ工
    程毎にモジュール化し、かつ該各モジュールをそれぞれ
    少なくとも１層からなる上部および下部ゾーンが形成さ
    れるよう立体的に配置し、該上部、下部ゾーンの間にク
    リーンフィルタを設けたことを特徴とする半導体製造装
    置。
JP58192884A 1983-10-14 1983-10-14 半導体製造装置 Pending JPS6084819A (ja)

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