CN117936510A - 半导体结构及其制造方法 - Google Patents

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Abstract

本公开实施例涉及半导体技术领域，提供一种半导体结构及其制造方法，半导体结构包括：基底，垂直于基底表面的方向为第一方向；位于基底中的布线层，布线层包括电容区，电容区的布线层包括至少一个导电结构，导电结构包括多个第一导电层和多个第二导电层，第一导电层和第二导电层在垂直于第一方向的平面上间隔且交替排布；至少包括一导电结构中多个第一导电层的第一电容电极；至少包括一导电结构中多个第二导电层的第二电容电极；介电层，至少位于相邻第一电容电极和第二电容电极的间隔中，第一电容电极、第二电容电极和介电层构成电容结构。本公开实施例至少有利于提高电容结构沿第一方向的深度，以及提高电容结构的电容量。

Description

半导体结构及其制造方法
技术领域
本公开实施例涉及半导体技术领域，特别涉及一种半导体结构及其制造方法。
背景技术
传统的2.5D集成电路封装将存储/逻辑/芯片组集成在单个封装结构中，性能更好，功耗更低。其中，硅转接板在各种芯片、基板和印制电路板(PCB，Printed CircuitBoard)之间起到互连的作用，因而，硅转接板中具有多个硅通孔(TSV，Through-Silicon-Via)和多层重布线层(RDL，Re-Distribution Layer)。
然而，随着集成电路的集成密度的提高，硅转接板中的TSV和RDL之间存在较大的电干扰，因而会在硅转接板中设置防干扰结构，例如，作为解耦电容或者旁路电容的沟槽电容结构，沟槽电容结构的电容量是提高防干扰结构的防干扰能力的关键因素。
发明内容
本公开实施例提供一种半导体结构及其制造方法，至少有利于提高电容结构沿第一方向的深度，以及提高电容结构的电容量。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：基底，垂直于所述基底表面的方向为第一方向；位于所述基底中的布线层，所述布线层包括电容区，所述电容区的所述布线层包括至少一个导电结构，所述导电结构包括多个第一导电层和多个第二导电层，所述第一导电层和所述第二导电层在垂直于所述第一方向的平面上间隔且交替排布；至少包括一所述导电结构中多个所述第一导电层的第一电容电极；至少包括一所述导电结构中多个所述第二导电层的第二电容电极；介电层，至少位于相邻所述第一电容电极和所述第二电容电极的间隔中，所述第一电容电极、所述第二电容电极和所述介电层构成电容结构。
在一些实施例中，所述电容区的所述布线层包括多个间隔排布的所述导电结构，一所述导电结构与一所述电容结构对应。
在一些实施例中，垂直于所述第一方向的平面为参考平面，所述第一导电层和所述第二导电层在相对应的区域各自具有一参考点，多个所述参考点在所述参考平面上形成的连线作为电容电极排布线，所述电容电极排布线为直线或者折线。
在一些实施例中，所述导电结构还包括第三导电层和第四导电层；其中，所述第三导电层与所述导电结构中的多个所述第一导电层均电连接，所述第三导电层和一所述导电结构中多个所述第一导电层构成所述第一电容电极；所述第四导电层与所述导电结构中的多个所述第二导电层均电连接，所述第四导电层和一所述导电结构中，多个所述第二导电层构成所述第二电容电极。
在一些实施例中，所述电容区的所述布线层包括沿所述第一方向堆叠的多个接触连接的子布线层，所述子布线层包括至少一个子导电结构，所述子导电结构包括第一子导电层和第二子导电层，所述第一子导电层和所述第二子导电层在垂直于所述第一方向的平面上间隔且交替排布；其中，所述导电结构中，所述第一电容电极包括沿所述第一方向堆叠的多个所述第一子导电层，所述第二电容电极包括沿所述第一方向堆叠的多个所述第二子导电层。
在一些实施例中，所述第三导电层包括：多个第三子导电层，一所述第三子导电层与一所述第一导电层接触连接；其中，多个所述第三子导电层同层设置，或者，多个所述第三子导电层分别与多个所述第一导电层中处于不同层的所述第一子导电层接触连接；至少一个第一电连接层，所述第一电连接层接触连接相邻的两个所述第三子导电层。
在一些实施例中，所述第四导电层包括：多个第四子导电层，一所述第四子导电层与一所述第二导电层接触连接；其中，多个所述第四子导电层同层设置；或者，多个所述第四子导电层分别与所述第二导电层中处于不同层的多个所述第二子导电层接触连接；至少一个第二电连接层，所述第二电连接层接触连接相邻的两个所述第四子导电层。
在一些实施例中，与至少局部所述电容电极排布线垂直的方向为第一参考方向；沿所述第一方向堆叠的多个所述第一子导电层中，多个所述第一子导电层在所述第一参考方向上的长度相等或不等；沿所述第一方向堆叠的多个所述第二子导电层中，多个所述第二子导电层在所述第一参考方向上的长度相等或不等。
在一些实施例中，与至少局部所述电容电极排布线平行的方向为第二参考方向；沿所述第一方向堆叠的多个所述第一子导电层中，多个所述第一子导电层在所述第二参考方向上的宽度相等或不等；沿所述第一方向堆叠的多个所述第二子导电层中多个所述第二子导电层在所述第二参考方向上的宽度相等或不等。
在一些实施例中，沿所述第一方向堆叠的多个所述第一子导电层中，多个所述第一子导电层在所述第一方向上的高度相等或不等；沿所述第一方向堆叠的多个所述第二子导电层中，多个所述第二子导电层在所述第一方向上的高度相等或不等。
在一些实施例中，所述布线层还包括第一引出结构和第二引出结构，所述第一引出结构与所述第一电容电极和所述第二电容电极中的一者电连接，所述第二引出结构与所述第一电容电极和所述第二电容电极中的另一者电连接。
在一些实施例中，所述第一引出结构包括至少部分位于所述基底表面的第一引线，所述第二引出结构包括至少部分位于所述基底表面的第二引线。
根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制造方法，包括：提供基底，垂直于所述基底表面的方向为第一方向；在所述基底中形成布线层以及至少环绕布线层沿第一方向延伸的侧壁的初始层间介质层，其中，所述布线层包括电容区，所述电容区的所述布线层包括至少一个导电结构，所述导电结构包括多个第一导电层和多个第二导电层，所述第一导电层和所述第二导电层在垂直于所述第一方向的平面上间隔且交替排布，所述第一电容电极包括一所述导电结构中的多个所述第一导电层，所述第二电容电极包括一所述导电结构中的多个所述第二导电层；去除所述电容区中的所述初始层间介质层，以形成在所述第一电容电极和所述第二电容电极之间形成间隔；形成填充满所述间隔的介电层。
在一些实施例中，所述第一电容电极、所述第二电容电极和所述介电层构成电容结结；形成所述布线层的步骤包括：在所述电容区形成多个间隔排布的所述导电结构，一所述导电结构与一所述电容结构对应。
在一些实施例中，所述形成第一电容电极和第二电容电极，还包括：在所述基底中形成第三导电层，所述第三导电层与所述导电结构中的多个所述第一导电层均电连接，所述第三导电层和一所述导电结构中多个所述第一导电层构成所述第一电容电极；在所述基底中形成第四导电层，所述第四导电层与所述导电结构中的多个所述第二导电层均电连接，所述第四导电层和一所述导电结构中多个所述第二导电层构成所述第二电容电极。
在一些实施例中，形成所述第一导电层和所述第二导电层的步骤包括：在所述电容区中形成沿所述第一方向上堆叠的多个第一子导电层，以形成所述第一导电层；在所述电容区中形成沿所述第一方向上堆叠的多个第二子导电层，以形成所述第二导电层；其中，在垂直于所述第一方向的平面上间隔且交替排布的所述第一子导电层和所述第二子导电层构成子导电结构，沿所述第一方向上堆叠的多个所述子导电结构构成所述导电结构。
在一些实施例中，形成所述第三导电层的步骤包括：形成多个第三子导电层，一所述第三子导电层与一所述第一导电层接触连接；其中，多个所述第三子导电层同层设置；或者，多个所述第三子导电层分别与所述第一导电层中处于不同层的多个所述第一子导电层接触连接；形成至少一个第一电连接层，所述第一电连接层接触连接相邻的两个所述第三子导电层。
在一些实施例中，形成所述第四导电层的步骤包括：形成多个第四子导电层，一所述第四子导电层与一所述第二导电层接触连接；其中，多个所述第四子导电层同层设置；或者，多个所述第四子导电层分别与所述第二导电层中处于不同层的多个所述第二子导电层接触连接；形成至少一个第二电连接层，所述第二电连接层接触连接相邻的两个所述第四子导电层。
在一些实施例中，形成所述布线层的步骤还包括：形成第一引出结构，所述第一引出结构与所述第一电容电极和所述第二电容电极中的一者电连接；形成第二引出结构，所述第二引出结构与所述第一电容电极和所述第二电容电极中的另一者电连接。
在一些实施例中，形成所述第一引出结构的步骤包括：形成至少部分位于所述基底表面的第一引线；形成所述第二引出结构的步骤包括：形成至少部分位于所述基底表面的第二引线。
本公开实施例提供的技术方案至少具有以下优点：
将基底中位于电容区的布线层，即RDL作为电容结构的第一电容电极和第二电容电极，有利于简化制备电容结构的工艺步骤，降低所需掩膜版的数量，而且，借助于布线层的特点，有利于提高电容结构在第一方向的深度，以及设计交错排布的第一电容电极和第二电容电极，从而提高第一电容电极和第二电容电极的正对面积，以提高电容结构的电容量。可以理解的是，位于基底中的电容结构可以作为解耦电容或者旁路电容，以降低基底中各电连接层之间的电气干扰，从而有利于通过提高电容结构的电容量以提高半导体结构的信噪比从而提高半导体结构构成的电路结构的防干扰能力。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1和图2为本公开一实施例提供的半导体结构的两种局部剖面结构示意图；
图3至图5为本公开一实施例提供的半导体结构中第一导电层和第二导电层的三种俯视结构示意图；
图6和图7为本公开一实施例提供的半导体结构中电容结构的两种局部立体结构示意图；
图8为图6或图7所示结构的俯视结构示意图；
图9和图10为本公开一实施例提供的半导体结构中电容结构的另外两种局部立体结构示意图；
图11为本公开一实施例提供的半导体结构中电容结构的另一种局部立体结构示意图；
图12为本公开一实施例提供的半导体结构中电容结构的一种局部剖视图；
图13和图14为本公开一实施例提供的半导体结构中布线层的两种局部立体结构示意图；
图15和图16为本公开另一实施例提供的半导体结构的制造方法各步骤对应的局部剖面示意图。
具体实施方式
由背景技术可知，电容结构的电容量有待提高，集成电路的防干扰能力有待提高。
本公开实施提供一种半导体结构及其制造方法，半导体结构中，将基底中位于电容区的布线层，即RDL作为电容结构的第一电容电极和第二电容电极，有利于简化制备电容结构的工艺步骤，降低所需掩膜版的数量，而且，借助于布线层的特点，有利于提高电容结构在第一方向的深度，以及设计交错排布的第一电容电极和第二电容电极，从而提高第一电容电极和第二电容电极的正对面积，以提高电容结构的电容量。可以理解的是，位于基底中的电容结构可以作为解耦电容或者旁路电容，以降低基底中各电连接层之间的电气干扰，从而有利于通过提高电容结构的电容量以提高半导体结构的信噪比从而提高半导体结构构成的电路结构的防干扰能力。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开实施例而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开实施例所要求保护的技术方案。
本公开一实施例提供一种半导体结构，以下将结合附图对本公开一实施例提供的半导体结构进行详细说明。图1和图2为本公开一实施例提供的半导体结构的两种局部剖面结构示意图；图3至图5为本公开一实施例提供的半导体结构中第一导电层和第二导电层的三种俯视结构示意图；图6和图7为本公开一实施例提供的半导体结构中电容结构的两种局部立体结构示意图；图8为图6或图7所示结构的俯视结构示意图；图9和图10为本公开一实施例提供的半导体结构中电容结构的另外两种局部立体结构示意图；图11为本公开一实施例提供的半导体结构中电容结构的另一种局部立体结构示意图；图12为本公开一实施例提供的半导体结构中电容结构的一种局部剖视图；图13和图14为本公开一实施例提供的半导体结构中布线层的两种局部立体结构示意图。
需要说明的是，为了便于图示，图6至图14中均未示意出介电层以及半导体结构中除布线层之外的其他膜层。
参考图1至图14，半导体结构包括：基底100，垂直于基底100表面的方向为第一方向X；位于基底100中的布线层101，布线层101包括电容区111，电容区111的布线层101包括至少一个导电结构121，导电结构121包括多个第一导电层131和多个第二导电层141，第一导电层131和第二导电层141在垂直于第一方向X的平面上间隔且交替排布；至少包括一导电结构121中多个第一导电层131的第一电容电极151；至少包括一导电结构121中多个第二导电层141的第二电容电极161；介电层102，至少位于相邻第一电容电极151和第二电容电极161的间隔中，第一电容电极151、第二电容电极161和介电层102构成电容结构103。
可以理解的是，在设计布线层101时，将某一区域的布线层101设计为电容区111的布线层101，将电容区111的布线层101作为电容结构103的第一电容电极151和第二电容电极161，有利于简化制备电容结构103的工艺步骤。其中，第一电容电极151和第二电容电极161中的一者作为电容结构103的上电极，另一者作为电容结构103的下电极。
需要说明的是，布线层101可以包括一层导电结构121，也可以包括沿第一方向X堆叠的多层导电结构121，而且，导电结构121包括多个第一导电层131和多个第二导电层141，第一导电层131和第二导电层141在垂直于第一方向X的平面上间隔且交替排布，即相邻第一导电层131之间间隔有第二导电层141，相邻第二导电层141之间间隔有第一导电层131。如此，一方面，将多个第一导电层131作为第一电容电极151，多个第二导电层141作为第二电容电极161时，第一电容电极151至少包括一导电结构121中多个第一导电层131，第二电容电极161至少包括一导电结构121中多个第二导电层141，有利于设计交错排布的第一电容电极151和第二电容电极161，从而有利于提高第一电容电极151和第二电容电极161的正对面积；另一方面，借助于布线层101的特点，有利于提高第一电容电极151和第二电容电极161在第一方向X的深度，以提高电容结构103在第一方向X的深度。因此，有利于通过提高第一电容电极151和第二电容电极161的正对面积和电容结构103在第一方向X的深度，以提高电容结构103的电容量。
在一些实施例中，位于基底100中的电容结构103可以作为解耦电容或者旁路电容，以降低基底100中各电连接层之间的电气干扰，从而有利于通过提高电容结构103的电容量以提高半导体结构的信噪比，从而提高半导体结构构成的电路结构的防干扰能力。在一个例子中，基底100可以为封装结构中的硅转接板(Si Interposer)，电容结构103作为硅转接板中的解耦电容或者旁路电容，以提高硅转接板中的信噪比。
以下将结合附图对本公开一实施例进行更为详细的说明。
在一些实施例中，参考图1，电容区111的布线层101中的导电结构121为单膜层结构，则电容区111的布线层101也为单膜层结构。在另一些实施例中，参考图2，电容区111的布线层101中的导电结构121为沿第一方向X堆叠的多膜层结构，则导电结构121即布线层101，则电容区111的布线层101也为多膜层结构，后续会对导电结构121为多膜层结构进行详细说明。
在一些实施例中，第一导电层131和第二导电层141沿第二方向Y间隔排布，且沿第三方向Z延伸。在一个例子中，第一方向X、第二方向Y和第三方向Z两两垂直，在实际应用中，只需第一方向X、第二方向Y和第三方向Z两两相交即可。
在一些实施例中，参考图3至图5，垂直于第一方向X的平面为参考平面，第一导电层131和第二导电层141在相对应的区域各自具有一参考点p，多个参考点p在参考平面上形成的连线作为电容电极排布线191，电容电极排布线191为直线或者折线。如此，有利于在有限的布局空间内提高电容结构形貌的多样性，例如，在需要避开半导体结构中的器件禁入区(keep-out zone)时，通过调整电容电极排布线191的形貌，有利于使得电容结构和器件禁入区之间互不干扰，且不影响电容结构的电容量大小，即提高电容结构与半导体结构中其他器件之间的兼容性，降低不必要的布局空间的浪费，从而有利于进一步提高半导体结构整体的集成度。
需要说明的是，第一导电层131和第二导电层141在相对应的区域各自具有一参考点p指的是，一参考点p与一第一导电层131或者一第二导电层141对应，与第一导电层131对应的参考点p与该第一导电层131的相对位置关系和与第二导电层141对应的参考点p与该第二导电层141的相对位置关系相同。在一个例子中，与第一导电层131对应的参考点p位于该第一导电层131的正中央，与第二导电层141对应的参考点p位于该第二导电层141的正中央。
在一个例子中，参考图3，多个参考点p在参考平面上形成的电容电极排布线191为直线；在另一个例子中，参考图4和图5，多个参考点p在参考平面上形成的电容电极排布线191为折线，可以理解的是，当第一导电层131和第二导电层141的数量较多时，图5所示的电容电极排布线191可以视为圆滑的曲线。
需要说明的是，本公开一实施例对电容电极排布线191的具体呈现形式不做限制，即对相邻的第一导电层131和第二导电层141在第二方向Y上正对面积的大小不做限制，实际应用中，可根据实际需求调整。
在一些实施例中，参考图2和图6至图12，电容区111的布线层101包括沿第一方向X堆叠的多个子布线层113，子布线层113包括至少一个子导电结构123，子导电结构123包括第一子导电层133和第二子导电层143，第一子导电层133和第二子导电层143在垂直于第一方向X的平面上间隔且交替排布；其中，导电结构121中，第一电容电极151包括沿第一方向X堆叠的多个第一子导电层133，第二电容电极161包括沿第一方向X堆叠的多个第二子导电层143。
可以理解的是，第一导电层131可以包括沿第一方向X堆叠的多个第一子导电层133，第二导电层141可以包括沿第一方向X堆叠的多个第二子导电层143，而且，一第一导电层131中的多个第一子导电层133与电容电极排布线191(参考图3)中同一参考点p(参考图3)对应。此外，导电结构121包括沿第二方向Y间隔且交替排布的第一子导电层133和第二子导电层143，且包括沿第一方向X堆叠的多个第一子导电层133和沿第一方向X堆叠的多个第二子导电层143。
此外，子布线层113的层数与子导电结构123的层数一致，需要说明的是，图2至图12中均以布线层101包括沿第一方向X上堆叠的3层子布线层113为示例，实际应用中，对沿第一方向X上堆叠的子布线层113的层数不做限制，例如，布线层101可以包括沿第一方向X上堆叠的2层、5层或8层子布线层113。此外，图2中以虚线框中框住的电容区111的布线层101为子布线层113。
以下对第一子导电层133和第二子导电层143进行详细说明。
在一些实施例中，参考图6，与至少局部电容电极排布线191(参考图3)垂直的方向为第一参考方向；沿第一方向X堆叠的多个第一子导电层133中，多个第一子导电层133在第一参考方向上的长度相等；沿第一方向X堆叠的多个第二子导电层143中，多个第二子导电层143在第一参考方向上的长度相等。
在实际应用中，沿第一方向X堆叠的多个第一子导电层133中，多个第一子导电层133在第一参考方向上的长度可以不等；沿第一方向X堆叠的多个第二子导电层143中，多个第二子导电层143在第一参考方向上的长度也可以不等。或者，沿第一方向X堆叠的多个第一子导电层133或沿第一方向X堆叠的多个第二子导电层143中的一者在第一参考方向上的长度不等，另一者在第一参考方向上的长度相等。可以理解的是，本公开一实施例对沿第一方向X堆叠的多个第一子导电层133在第一参考方向上的长度之间的大小关系不做限制，以及对沿第一方向X堆叠的多个第二子导电层143在第一参考方向上的长度之间的大小关系也不做限制，可根据实际需求调整。
在一个例子中，参考图6，电容电极排布线191为直线，与电容电极排布线191垂直的方向为第一参考方向，即第一参考方向为第三方向Z；沿第一方向X堆叠的多个第一子导电层133中，多个第一子导电层133在第三方向Z上的长度相等；沿第一方向X堆叠的多个第二子导电层143中，多个第二子导电层143在第三方向Z上的长度相等。需要说明的是，实际应用中，电容电极排布线191为折线时，导电结构121的不同区域所对应的第一参考方向可以不同。
在另一个例子中，继续参考图6，在沿第一方向X堆叠的多个第一子导电层133在第三方向Z上的长度相等，且沿第一方向X堆叠的多个第二子导电层143在第三方向Z上的长度相等的基础上，第一子导电层133在第三方向Z上的长度与第二子导电层143在第三方向Z上的长度相等。
在又一个例子中，参考图7，电容电极排布线191为直线，与电容电极排布线191垂直的方向为第一参考方向，即第一参考方向为第三方向Z；沿第一方向X堆叠的多个第一子导电层133中，位于底层和顶层的第一子导电层133在第三方向Z上的长度相等，且位于底层的第一子导电层133在第三方向Z上的长度大于位于中间的第一子导电层133在第三方向Z上的长度；沿第一方向X堆叠的多个第二子导电层143中，位于底层和顶层的第二子导电层143在第三方向Z上的长度相等，且位于底层的第二子导电层143在第三方向Z上的长度大于位于中间的第二子导电层143在第三方向Z上的长度。
在一些实施例中，参考图6和图7，与至少局部电容电极排布线191平行的方向为第二参考方向；沿第一方向X堆叠的多个第一子导电层133中，多个第一子导电层133在第二参考方向上的宽度相等；沿第一方向X堆叠的多个第二子导电层143中，多个第二子导电层143在第二参考方向上的宽度相等。
在实际应用中，沿第一方向X堆叠的多个第一子导电层133中，多个第一子导电层133在第二参考方向上的宽度可以不等；沿第一方向X堆叠的多个第二子导电层143中，多个第二子导电层143在第二参考方向上的宽度也可以不等。或者，沿第一方向X堆叠的多个第一子导电层133或沿第一方向X堆叠的多个第二子导电层143中的一者在第二参考方向上的长度不等，另一者在第二参考方向上的长度相等。可以理解的是，本公开一实施例对沿第一方向X堆叠的多个第一子导电层133在第二参考方向上的长度之间的大小关系不做限制，以及对沿第一方向X堆叠的多个第二子导电层143在第二参考方向上的长度之间的大小关系也不做限制，可根据实际需求调整。
在一个例子中，参考图6，电容电极排布线191为直线，与电容电极排布线191平行的方向为第二参考方向，即第二参考方向为第二方向Y；沿第一方向X堆叠的多个第一子导电层133中，多个第一子导电层133在第二方向Y上的宽度相等；沿第一方向X堆叠的多个第二子导电层143中，多个第二子导电层143在第二方向Y上的宽度相等。需要说明的是，实际应用中，电容电极排布线191为折线时，导电结构121的不同区域所对应的第二参考方向可以不同。
在另一个例子中，继续参考图6和图7，在沿第一方向X堆叠的多个第一子导电层133在第二方向Y上的宽度相等，且沿第一方向X堆叠的多个第二子导电层143在第二方向Y上的宽度相等的基础上，第一子导电层133在第二方向Y上的宽度与第二子导电层143在第二方向Y上的宽度相等。
在一些实施例中，沿第一方向X堆叠的多个第一子导电层133中，多个第一子导电层133在第一方向X上的高度相等；沿第一方向X堆叠的多个第二子导电层143中，多个第二子导电层143在第一方向X上的高度相等。
在实际应用中，沿第一方向X堆叠的多个第一子导电层133中，多个第一子导电层133在第一方向X上的高度可以不等；沿第一方向X堆叠的多个第二子导电层143中，多个第二子导电层143在第一方向X上的高度也可以不等。或者，沿第一方向X堆叠的多个第一子导电层133或沿第一方向X堆叠的多个第二子导电层143中的一者在第一方向X上的高度不等，另一者在第一方向X上的高度相等。可以理解的是，本公开一实施例对沿第一方向X堆叠的多个第一子导电层133在第一方向X上的高度之间的大小关系不做限制，以及对沿第一方向X堆叠的多个第二子导电层143在第一方向X上的高度之间的大小关系也不做限制，可根据实际需求调整。
在一个例子中，参考图6和图7，电容电极排布线191为直线，沿第一方向X堆叠的多个第一子导电层133中，多个第一子导电层133在第一方向X上的高度相等；沿第一方向X堆叠的多个第二子导电层143中，多个第二子导电层143在第一方向X上的高度相等。
在另一个例子中，继续参考图6和图7，在沿第一方向X堆叠的多个第一子导电层133在第一方向X上的高度相等，且沿第一方向X堆叠的多个第二子导电层143在第一方向X上的高度相等的基础上，第一子导电层133在第一方向X上的高度与第二子导电层143在第一方向X上的高度相等。
可以理解的是，上述实施例中，沿第一方向X堆叠的多个第一子导电层133的长度相等，宽度相等且高度相等时，有利于形成规整的第一导电层131，后续便于在第一导电层131的的表面形成介电层102。同理，沿第一方向X堆叠的多个第二子导电层143的长度相等，宽度相等且高度相等时，有利于形成规整的第二导电层141，后续便于在第二导电层141的的表面形成介电层102。
在一些实施例中，参考图6至图12，导电结构121还包括第三导电层171和第四导电层181；其中，第三导电层171与导电结构121中的多个第一导电层131均电连接，第三导电层171和一导电结构121中多个第一导电层131构成第一电容电极151；第四导电层181与导电结构121中的多个第二导电层141均电连接，第四导电层181和一导电结构121中多个第二导电层141构成第二电容电极161。
可以理解的是，第一电容电极151包括多个第一导电层131和将该多个第一导电层131电连接的第三导电层171，多个第一导电层131和第三导电层171均可以为布线层101的一部分，即多个第一导电层131和第三导电层171可以为一体成型结构，如此，一方面，有利于简化形成第一导电层131和第三导电层171的形成步骤；另一方面，有利于避免第一导电层131和第三导电层171之间具有明显的分界线，从而有利于降低第一导电层131和第三导电层171之间的晶格差异以及接触电阻，以提高第一导电层131和第三导电层171整体的导电性能以及提高第一导电层131和第三导电层171之间的连接强度。
此外，第二电容电极161包括多个第二导电层141和将该多个第二导电层141电连接的第四导电层181，多个第二导电层141和第四导电层181均可以为布线层101的一部分，即多个第二导电层141和第四导电层181可以为一体成型结构。如此，一方面，有利于简化形成第二导电层141和第四导电层181的形成步骤；另一方面，有利于避免第二导电层141和第四导电层181之间具有明显的分界线，从而有利于降低第二导电层141和第四导电层181之间的晶格差异以及接触电阻，以提高第二导电层141和第四导电层181整体的导电性能以及提高第二导电层141和第四导电层181之间的连接强度。
在一些实施例中，参考图6至图9，第三导电层171和第四导电层181可以分别位于布线层101(参考图2)在第三方向Z上相对的两侧；在另一些实施例中，参考图10，第三导电层171分别位于布线层101在第三方向Z上相对的两侧，第四导电层181分别位于布线层101在第三方向Z上相对的两侧；在又一些实施例中，参考图11和图12，第三导电层171和第四导电层181可以分别位于布线层101(参考图2)在第一方向X上相对的两侧。
在一些实施例中，第三导电层171包括：多个第三子导电层173，一第三子导电层173与一第一导电层131接触连接；至少一个第一电连接层114，第一电连接层114接触连接相邻的两个第三子导电层173。
在一些实施例中，参考图7，多个第三子导电层173同层设置，如此，使得第三导电层171整体沿第二方向Y延伸；在另一些实施例中，参考图6、图9和图10，多个第三子导电层173分别与多个第一导电层131中处于不同层的第一子导电层133接触连接；其中，在一个例子中，参考图6，多个第三子导电层173均位于同侧，且一个第三子导电层173与一个第一导电层131对应，至少两个第三子导电层173分别与处于不同层的两个第一子导电层133接触连接；在另一个例子中，参考图9，多个第三子导电层173均位于同侧，且两个第三子导电层173分别与同一第一导电层131中处于不同层的两个第一子导电层133接触连接；在又一个例子中，参考图10，多个第三子导电层173分别位于布线层101在第三方向Z上相对的两侧，且两个第三子导电层173分别与同一第一导电层131中处于不同层的两个第一子导电层133接触连接，一第三子导电层173位于该第一导电层131沿第三方向Z的一侧，另一第三子导电层173位于该第一导电层131沿第三方向Z的另一侧。
需要说明的是，本公开一实施例中“多个第三子导电层173分别与多个第一导电层131中处于不同层的第一子导电层133接触连接”的示例包括但不限于图6、图9和图10所示的三种实施例。
可以理解的是，对于第三导电层171而言，多个第三子导电层173和至少一个第一电连接层114可以为一体成型结构。此外，参考图7，多个第三子导电层173、至少一个第一电连接层114和分别与多个第三子导电层173接触连接的多个第一子导电层133均可以为一体成型结构，以简化导电结构121的形成步骤，提高多个第一导电层131和第三导电层171构成的第一电容电极151的导电性能和结构稳定性。
在一些实施例中，参考图6至图10，第四导电层181包括：多个第四子导电层183，一第四子导电层183与一第二导电层141接触连接；至少一个第二电连接层124，第二电连接层124接触连接相邻的两个第四子导电层183。
在一些实施例中，参考图6，多个第四子导电层183同层设置，如此，使得第四导电层181整体沿第二方向Y延伸；在另一些实施例中，参考图7、图9和图10，多个第四子导电层183分别与第二导电层141中处于不同层的多个第二子导电层143接触连接。其中，在一个例子中，参考图7，多个第四子导电层183均位于同侧，且一个第四子导电层183与一个第二导电层141对应，至少两个第四子导电层183分别与处于不同层的两个第二子导电层143接触连接；在另一个例子中，参考图9，多个第四子导电层183均位于同侧，且两个第四子导电层183分别与同一第二导电层141中处于不同层的两个第二子导电层143接触连接；在又一个例子中，参考图10，多个第四子导电层183分别位于布线层101在第三方向Z上相对的两侧，且两个第四子导电层183分别与同一第二导电层141中处于不同层的两个第二子导电层143接触连接，一第四子导电层183位于该第二导电层141沿第三方向Z的一侧，另一第四子导电层183位于该第二导电层141沿第三方向Z的另一侧。
需要说明的是，本公开一实施例中“多个第四子导电层183分别与第二导电层141中处于不同层的多个第二子导电层143接触连接”的示例包括但不限于图7、图9和图10所示的三种实施例。
可以理解的是，对于第四导电层181而言，多个第四子导电层183和至少一个第二电连接层124可以为一体成型结构。此外，参考图6，多个第四子导电层183、至少一个第二电连接层124和分别与多个第四子导电层183接触连接的多个第二子导电层143均可以为一体成型结构，以简化导电结构121的形成步骤，提高多个第二导电层141和第四导电层181构成的第二电容电极161的导电性能和结构稳定性。
在实际应用中，在多个第三子导电层173同层设置的同时，多个第四子导电层183也可以同层设置；或者，在多个第三子导电层173分别与多个第一导电层131中处于不同层的第一子导电层133接触连接的同时，多个第四子导电层183也可以分别与第二导电层141中处于不同层的多个第二子导电层143接触连接。
需要说明的是，图1至图11中均以：布线层101包括一个导电结构121，即仅示意出一个电容结构103为示例。在实际应用中，参考图12，电容区111(参考图2)的布线层101可以包括多个间隔排布的导电结构121，一导电结构121与一电容结构103对应。
可以理解的是，参考图12，电容区111的布线层101包括沿第一方向X堆叠的多个子布线层113，子布线层113包括至少一个子导电结构123。图10中以布线层101包括2个沿第二方向Y间隔排布的导电结构121，即半导体结构包括两个电容结构103为示例，实际应用中，对布线层101包括的间隔排布的导电结构121的数量不做限制，且对多个导电结构121的排布方式不做限制，均可以根据实际需求调整。
在上述实施例中，参考图6、图13或图14，布线层101还包括第一引出结构115和第二引出结构125，第一引出结构115与第一电容电极151和第二电容电极161中的一者电连接，第二引出结构125与第一电容电极151和第二电容电极161中的另一者电连接。在一些实施例中，第一引出结构115与第一电容电极151电连接，第二引出结构125与第二电容电极161电连接；在另一些实施例中，第一引出结构115与第二电容电极161电连接，第二引出结构125与第一电容电极151电连接。
在一些实施例中，参考图6，第一电容电极151包括多个第一导电层131和第三导电层171，第一引出结构115与第一电容电极151中的第三导电层171接触连接，第二电容电极161包括多个第二导电层141和第四导电层181，第二引出结构125与第二电容电极161中的第四导电层181接触连接。
在另一些实施例中，参考图13和图14，第一电容电极151包括多个第一导电层131，第一引出结构115与第一导电层131中的某一第一子导电层133接触连接，第二电容电极161包括多个第二导电层141，第二引出结构125与第二导电层141中的某一第二子导电层143接触连接。
在一个例子中，参考图13，第一引出结构115和第二引出结构125可以分别位于布线层101(参考图2)沿在第三方向Z上相对的两侧；在另一个例子中，参考图12，第一引出结构115和第二引出结构125可以均位于布线层101(参考图2)的同侧，且第一引出结构115和第二引出结构125相互间隔；在又一个例子中，第一引出结构115和第二引出结构125还可以分别位于布线层101(参考图2)沿在第一方向X上相对的两侧。需要说明的是，本公开一实施例对第一引出结构115和第二引出结构125两者与布线层101之间的位置关系不做过多限制，满足第一引出结构115与第一电容电极151和第二电容电极161中的一者电连接，第二引出结构125与第一电容电极151和第二电容电极161中的另一者电连接即可。
在一些实施例中，参考图14，第一引出结构115包括至少部分位于基底100表面的第一引线135，第二引出结构125包括至少部分位于基底100表面的第二引线145。可以理解的是，在第一引出结构115与第一导电层131电连接，第二引出结构125与第二导电层141电连接的基础上，第一引线135与第二导电层141之间具有间隔，第二引线145与第一导电层131之间具有间隔。
在一些实施例中，继续参考图14，第一引出结构115包括多个第一导电柱155，一第一导电柱155与一第一导电层131接触连接；第一引线135，与多个第一导电柱155均接触连接。在实际应用中，多个第一导电柱155和第一引线135可以为一体成型结构；第二引出结构125包括多个第二导电柱165，一第二导电柱165与一第二导电层141接触连接；第二引线145，与多个第二导电柱165均接触连接。在实际应用中，多个第二导电柱165和第二引线145可以为一体成型结构。
在一个例子中，第一引线135的材料和第二引线145的材料均可以为铝。
在一个例子中，沿第一方向X上，第一引线135的厚度和第二引线145的厚度范围均可以为3um～7um。如此，有利于提高第一引出结构115和第二引出结构125的电学性能。
在一些实施例中，参考图1和图2，半导体结构还可以包括：包围电容区111的外围结构，以实现电容区111的布线层101与基底100中其他电学结构的绝缘。
在一个例子中，继续参考图1和图2，外围结构包括：沿第一方向X依次堆叠的第一层间介质层116、第一绝缘层117、第二层间介质层126、第二绝缘层127、第三层间介质层136、第三绝缘层137和第四层间介质层146。需要说明的是，图1和图2仅示意出外围结构的一种具体情况，实际应用中，对外围结构包含的层间介质层的层数和绝缘层的层数均不做限制。其中，第一层间介质层116的材料、第二层间介质层126的材料、第三层间介质层136的材料和第四层间介质层146的材料均包括氮化硅；第一绝缘层117的材料、第二绝缘层127的材料和第三绝缘层137的材料均包括氧化硅。
在一个例子中，在第一方向X上，第一层间介质层116的厚度、第二层间介质层126的厚度、第三层间介质层136的厚度和第四层间介质层146的厚度范围均可以为0.5um～1um。
在一些实施例中，参考图1和图2，介电层102可以包括第一介电层112和第二介电层122，第一介电层112保形覆盖第一电容电极151的大部分表面，被第一介电层112露出的第一电容电极151与第一引出结构115接触连接，第一介电层112还保形覆盖第二电容电极161的大部分表面，被第一介电层112露出的第二电容电极161与第二引出结构125接触连接，第一介电层112和第二介电层122共同填充满第一电容电极151和第二电容电极161之间的间隔。
在一个例子中，第一介电层112在第二方向Y上的宽度为
在一些实施例中，结合参考图2和图6，第一导电层131和第二导电层141在第一方向X、第二方向Y和第三方向Z上的尺寸均相等，多个位于第一导电层131和第二导电层141之间的间隔在第二方向Y上的宽度相等，一间隔和一第一导电层131整体在第二方向Y上的跨距(Pitch)的范围为0.2um～0.4um。
在一些实施例中，沿第一方向X上，第一导电层131的高度和第二导电层141的高度范围均可以为1um～2um。
在一些实施例中，电容结构103的单位面积电容量范围可以为3fF/mm2～8fF/mm2。例如，电容结构103的单位面积电容量可以大于等于5fF/mm2。
综上所述，将基底100中位于电容区111的布线层101作为电容结构103的第一电容电极151和第二电容电极161，有利于简化制备电容结构103的工艺步骤，而且，借助于布线层101的特点，有利于提高电容结构103在第一方向X的深度，以及设计交错排布的第一电容电极151和第二电容电极161，从而提高第一电容电极151和第二电容电极161的正对面积，以提高电容结构103的电容量。可以理解的是，位于基底100中的电容结构103可以作为解耦电容或者旁路电容，以降低基底100中各电连接层之间的电气干扰，从而有利于通过提高电容结构103的电容量以提高半导体结构的信噪比从而提高半导体结构构成的电路结构的防干扰能力。
本公开另一实施例还提供一种半导体结构的制造方法，用于制备前述实施例提供的半导体结构。以下将结合图1至图16对本公开另一实施例提供的半导体结构的制造方法进行详细说明。图15和图16为本公开另一实施例提供的半导体结构的制造方法各步骤对应的局部剖面示意图。需要说明的是，与前述实施例相同或相应的部分在此不再赘述。
参考图1至图16，半导体结构的制造方法包括：提供基底100，垂直于基底100表面的方向为第一方向X；在基底100中形成布线层101以及至少环绕布线层101沿第一方向延伸的侧壁的初始层间介质层，其中，布线层101包括电容区111，电容区111的布线层101包括至少一个导电结构121，导电结构121包括多个第一导电层131和多个第二导电层141，第一导电层131和第二导电层141在垂直于第一方向X的平面上间隔且交替排布，第一电容电极151包括一导电结构121中的多个第一导电层131，第二电容电极161包括一导电结构121中的多个第二导电层141；去除电容区111中的初始层间介质层，以形成在第一电容电极151和第二电容电极161之间形成间隔108；形成填充满间隔108的介电层102。
以下将结合附图对本公开另一实施例进行更为详细的说明。
在一些实施例中，在基底100中形成布线层101的步骤中，还包括：参考图13，形成沿第一方向X依次堆叠的初始第一层间介质层156、初始第一绝缘层147、初始第二层间介质层166、初始第二绝缘层157、初始第三层间介质层176、初始第三绝缘层167和初始第四层间介质层186。布线层101位于初始第一层间介质层156、初始第一绝缘层147、初始第二层间介质层166、初始第二绝缘层157、初始第三层间介质层176和初始第三绝缘层167中，即第一导电层131和第二导电层141的间隔中也具有初始第一层间介质层156、初始第一绝缘层147、初始第二层间介质层166、初始第二绝缘层157、初始第三层间介质层176和初始第三绝缘层167。而且，布线层101在第一方向X上的厚度为第一厚度，初始第一层间介质层156、初始第一绝缘层147、初始第二层间介质层166、初始第二绝缘层157、初始第三层间介质层176和初始第三绝缘层167共同构成的膜层在第一方向X上的厚度为第二厚度，第一厚度贯穿第二厚度。初始第四层间介质层186还位于布线层101远离基底100的顶面。
需要说明的是，在布线层101包括沿第一方向X堆叠的三层子布线层113时，在制备布线层101的步骤中，会形成初始第一层间介质层156、初始第一绝缘层147、初始第二层间介质层166、初始第二绝缘层157、初始第三层间介质层176、初始第三绝缘层167和初始第四层间介质层186。可以理解的是，初始层间介质层可以包括初始第一层间介质层156、初始第一绝缘层147、初始第二层间介质层166、初始第二绝缘层157、初始第三层间介质层176、初始第三绝缘层167和初始第四层间介质层186。在实际应用中，对包裹布线层101的初始层间介质层的膜层构造不做限制，即对初始层间介质层包含的介质层的层数以及绝缘层的层数不做限制。
在一些实施例中，参考图14，形成第一导电层131和第二导电层141的步骤包括：在电容区111中形成沿第一方向X上堆叠的多个第一子导电层133，以形成第一导电层131；在电容区111中形成沿第一方向X上堆叠的多个第二子导电层143，以形成第二导电层141；其中，在垂直于第一方向X的平面上间隔且交替排布的第一子导电层133和第二子导电层143构成子导电结构123，沿第一方向X上堆叠的多个子导电结构123构成导电结构121(参考图10)。
需要说明的是，沿第一方向X上堆叠的相邻第一子导电层133之间接触连接，沿第一方向X上堆叠的相邻第二子导电层143之间接触连接，沿第一方向X上堆叠的多个子导电结构123构成子布线层113，沿第一方向X上堆叠的多个子布线层113构成布线层101。
可以理解的是，在形成布线层101时设计出电容区111，并将制备的电容区111中的布线层101作为第一电容电极151和第二电容电极161，以便于后续形成电容结构103。如此，有利于在形成布线层101的步骤中，形成电容结构103中的第一电容电极151和第二电容电极161，从而有利于简化形成电容结构103的制备步骤以及降低电容结构103的制备成本。
在一些实施例中，去除电容区111中的初始层间介质层，以形成在第一电容电极151和第二电容电极161之间形成间隔108，以形成介电层102包括如下步骤：
结合参考图13和图14，去除位于电容区111的初始第一层间介质层156、初始第一绝缘层147、初始第二层间介质层166、初始第二绝缘层157、初始第三层间介质层176、初始第三绝缘层167和初始第四层间介质层186，以在相邻的第一导电层131和第二导电层141之间形成间隔108，剩余初始第一层间介质层156作为第一层间介质层116，剩余初始第一绝缘层147作为第一绝缘层117，剩余初始第二层间介质层166作为第二层间介质层126，剩余初始第二绝缘层157作为第二绝缘层127，剩余初始第三层间介质层176作为第三层间介质层136，剩余初始第三绝缘层167作为第三绝缘层137，剩余初始第四层间介质层186作为第四层间介质层146。
可以理解的是，前述形成布线层101的步骤中，已经形成了第一电容电极151和第二电容电极161，无需额外使用掩膜版以单独形成第一电容电极151和第二电容电极161，有利于简化形成第一电容电极151和第二电容电极161的工艺步骤，以降低工艺失误造成的半导体结构的成品率下降的概率，以及降低形成第一电容电极151和第二电容电极161的成本。而且，在形成最终电容结构的步骤中，只需采用一个掩膜版将电容区111中的初始层间介质层去除以形成间隔108，后续形成填充满间隔108的介电层102即可。如此，在形成电容结构的步骤，只需要使用一个掩膜版对初始层间介质层进行刻蚀即可，有利于节省制备电容结构所需的掩模版的数量，以降低形成电容结构的制备成本。此外，后续直接在间隔108中形成介电层102即可形成所需的电容结构。
结合参考图16和图2，在间隔108中形成介电层102。在一些实施例中，形成介电层102的步骤包括：形成第一介电层112，第一介电层112保形覆盖间隔108的底部和侧壁；形成第二介电层122，第一介电层112和第二介电层122共同填充满间隔108。
可以理解的是，第一介电层112可以作为扩散阻挡层，以避免第一导电层131或第二导电层141中的导电元素扩散至第二介电层122中，避免第二介电层122的绝缘性能降低，以避免相邻第一导电层131和第二导电层141之间的短路现象。
在一些实施例中，形成第一电容电极151和第二电容电极161的步骤还可以包括：参考图6至图10，在基底100中形成第三导电层171，第三导电层171与导电结构121中的多个第一导电层131均电连接，第三导电层171和一导电结构121中多个第一导电层131构成第一电容电极151；在基底100中形成第四导电层181，第四导电层181与导电结构121中的多个第二导电层141均电连接，第四导电层181和一导电结构121中多个第二导电层141构成第二电容电极161。
需要说明的是，结合参考图15和图6，初始第一层间介质层156、初始第一绝缘层147、初始第二层间介质层166、初始第二绝缘层157、初始第三层间介质层176、初始第三绝缘层167和初始第四层间介质层186构成组合膜层，在形成第三导电层171之前，还包括：刻蚀组合膜层以形成第一凹槽(图中未示出)，在第一凹槽中形成第三导电层171；刻蚀组合膜层以形成第二凹槽(图中未示出)，在第二凹槽中形成第四导电层181。本公开另一实施例对具体如何形成第三导电层171和第四导电层181的制备方法不做限制。
在一些实施例中，形成第三导电层171的步骤包括：形成多个第三子导电层173，一第三子导电层173与一第一导电层131接触连接；其中，多个第三子导电层173同层设置；或者，多个第三子导电层173分别与第一导电层131中处于不同层的多个第一子导电层133接触连接；形成至少一个第一电连接层114，第一电连接层114接触连接相邻的两个第三子导电层173。
需要说明的是，本公开另一实施例对具体如何形成第三子导电层173和第一电连接层114的制备方法不做限制。
在一些实施例中，形成第四导电层181的步骤包括：形成多个第四子导电层183，一第四子导电层183与一第二导电层141接触连接；其中，多个第四子导电层183同层设置；或者，多个第四子导电层183分别与第二导电层141中处于不同层的多个第二子导电层143接触连接；形成至少一个第二电连接层，第二电连接层124接触连接相邻的两个第四子导电层183。
需要说明的是，本公开另一实施例对具体如何形成第四子导电层183和第二电连接层124的制备方法不做限制。
在一些实施例中，参考图2和图12，第一电容电极151、第二电容电极161和介电层102构成电容结构103；形成布线层101的步骤包括：在电容区111形成多个间隔排布的导电结构121，一导电结构121与一电容结构103对应。
在一些实施例中，形成布线层101的步骤还包括：参考图13和图14，形成第一引出结构115，第一引出结构115与第一电容电极151和第二电容电极161中的一者电连接；形成第二引出结构125，第二引出结构125与第一电容电极151和第二电容电极161中的另一者电连接。
需要说明的是，参考图15、图13和图14，初始第一层间介质层156、初始第一绝缘层147、初始第二层间介质层166、初始第二绝缘层157、初始第三层间介质层176、初始第三绝缘层167和初始第四层间介质层186构成组合膜层，在形成第三导电层171之前，还包括：刻蚀组合膜层以形成第三凹槽(图中未示出)，在第三凹槽中形成第一引出结构115；刻蚀组合膜层以形成第四凹槽(图中未示出)，在第二凹槽中形成第二引出结构125。本公开另一实施例对具体如何形成第一引出结构115和第二引出结构125的制备方法不做限制。
在一些实施例中，形成第一引出结构115的步骤包括：参考图14，形成至少部分位于基底100表面的第一引线135；形成第二引出结构125的步骤包括：形成至少部分位于基底100表面的第二引线145。
在一些实施例中，第三凹槽用于形成第一引线135和第一导电柱155，刻蚀组合膜层以形成第三凹槽后，在第三凹槽中沉积铝材料，以形成第一引线135和第一导电柱155的一体成型结构；第四凹槽用于形成第二引线145和第二导电柱165，刻蚀组合膜层以形成第四凹槽后，在第四凹槽中沉积铝材料，以形成第二引线145和第二导电柱165的一体成型结构。
综上所述，本公开另一实施例提供的制造方法，在形成布线层101的同时，形成电容结构103中的第一电容电极151和第二电容电极161，从而有利于简化形成电容结构103的制备步骤以及降低电容结构103的制备成本。此外，借助于布线层101的特点，有利于提高电容结构103在第一方向X的深度，以及设计交错排布的第一电容电极151和第二电容电极161，从而提高第一电容电极151和第二电容电极161的正对面积，以提高电容结构103的电容量。可以理解的是，位于基底100中的电容结构103可以作为解耦电容或者旁路电容，以降低基底100中各电连接层之间的电气干扰，从而有利于通过提高电容结构103的电容量以提高半导体结构的信噪比从而提高半导体结构构成的电路结构的防干扰能力。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开实施例的精神和范围。任何本领域技术人员，在不脱离本公开实施例的精神和范围内，均可作各种改动与修改，因此本公开实施例的保护范围应当以权利要求限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
基底，垂直于所述基底表面的方向为第一方向；
位于所述基底中的布线层，所述布线层包括电容区，所述电容区的所述布线层包括至少一个导电结构，所述导电结构包括多个第一导电层和多个第二导电层，所述第一导电层和所述第二导电层在垂直于所述第一方向的平面上间隔且交替排布；
至少包括一所述导电结构中多个所述第一导电层的第一电容电极；
至少包括一所述导电结构中多个所述第二导电层的第二电容电极；
介电层，至少位于相邻所述第一电容电极和所述第二电容电极的间隔中，所述第一电容电极、所述第二电容电极和所述介电层构成电容结构。
2.如权利要求1所述的半导体结构，其特征在于，所述电容区的所述布线层包括多个间隔排布的所述导电结构，一所述导电结构与一所述电容结构对应。
3.如权利要求1或2任一项所述的半导体结构，其特征在于，垂直于所述第一方向的平面为参考平面，所述第一导电层和所述第二导电层在相对应的区域各自具有一参考点，多个所述参考点在所述参考平面上形成的连线作为电容电极排布线，所述电容电极排布线为直线或者折线。
4.如权利要求3所述的半导体结构，其特征在于，所述导电结构还包括第三导电层和第四导电层；其中，所述第三导电层与所述导电结构中的多个所述第一导电层均电连接，所述第三导电层和一所述导电结构中多个所述第一导电层构成所述第一电容电极；所述第四导电层与所述导电结构中的多个所述第二导电层均电连接，所述第四导电层和一所述导电结构中多个所述第二导电层构成所述第二电容电极。
5.如权利要求4所述的半导体结构，其特征在于，所述电容区的所述布线层包括沿所述第一方向堆叠的多个接触连接的子布线层，所述子布线层包括至少一个子导电结构，所述子导电结构包括第一子导电层和第二子导电层，所述第一子导电层和所述第二子导电层在垂直于所述第一方向的平面上间隔且交替排布；
其中，所述导电结构中，所述第一电容电极包括沿所述第一方向堆叠的多个所述第一子导电层，所述第二电容电极包括沿所述第一方向堆叠的多个所述第二子导电层。
6.如权利要求5所述的半导体结构，其特征在于，所述第三导电层包括：
多个第三子导电层，一所述第三子导电层与一所述第一导电层接触连接；
其中，多个所述第三子导电层同层设置，或者，多个所述第三子导电层分别与多个所述第一导电层中处于不同层的所述第一子导电层接触连接；
至少一个第一电连接层，所述第一电连接层接触连接相邻的两个所述第三子导电层。
7.如权利要求5所述的半导体结构，其特征在于，所述第四导电层包括：
多个第四子导电层，一所述第四子导电层与一所述第二导电层接触连接；
其中，多个所述第四子导电层同层设置；或者，多个所述第四子导电层分别与所述第二导电层中处于不同层的多个所述第二子导电层接触连接；
至少一个第二电连接层，所述第二电连接层接触连接相邻的两个所述第四子导电层。
8.如权利要求5所述的半导体结构，其特征在于，与至少局部所述电容电极排布线垂直的方向为第一参考方向；沿所述第一方向堆叠的多个所述第一子导电层中，多个所述第一子导电层在所述第一参考方向上的长度相等或不等；沿所述第一方向堆叠的多个所述第二子导电层中，多个所述第二子导电层在所述第一参考方向上的长度相等或不等。
9.如权利要求5所述的半导体结构，其特征在于，与至少局部所述电容电极排布线平行的方向为第二参考方向；沿所述第一方向堆叠的多个所述第一子导电层中，多个所述第一子导电层在所述第二参考方向上的宽度相等或不等；沿所述第一方向堆叠的多个所述第二子导电层中，多个所述第二子导电层在所述第二参考方向上的宽度相等或不等。
10.如权利要求5所述的半导体结构，其特征在于，沿所述第一方向堆叠的多个所述第一子导电层中，多个所述第一子导电层在所述第一方向上的高度相等或不等；沿所述第一方向堆叠的多个所述第二子导电层中，多个所述第二子导电层在所述第一方向上的高度相等或不等。
11.如权利要求1或4任一项所述的半导体结构，其特征在于，所述布线层还包括第一引出结构和第二引出结构，所述第一引出结构与所述第一电容电极和所述第二电容电极中的一者电连接，所述第二引出结构与所述第一电容电极和所述第二电容电极中的另一者电连接。
12.如权利要求11所述的半导体结构，其特征在于，所述第一引出结构包括至少部分位于所述基底表面的第一引线，所述第二引出结构包括至少部分位于所述基底表面的第二引线。
13.一种半导体结构的制造方法，其特征在于，包括：
提供基底，垂直于所述基底表面的方向为第一方向；
在所述基底中形成布线层以及至少环绕布线层沿第一方向延伸的侧壁的初始层间介质层，其中，所述布线层包括电容区，所述电容区的所述布线层包括至少一个导电结构，所述导电结构包括多个第一导电层和多个第二导电层，所述第一导电层和所述第二导电层在垂直于所述第一方向的平面上间隔且交替排布，所述第一电容电极包括一所述导电结构中的多个所述第一导电层，所述第二电容电极包括一所述导电结构中的多个所述第二导电层；
去除所述电容区中的所述初始层间介质层，以形成在所述第一电容电极和所述第二电容电极之间形成间隔；
形成填充满所述间隔的介电层。
14.如权利要求13所述的制造方法，其特征在于，所述第一电容电极、所述第二电容电极和所述介电层构成电容结结；形成所述布线层的步骤包括：在所述电容区形成多个间隔排布的所述导电结构，一所述导电结构与一所述电容结构对应。
15.如权利要求13或14任一项所述的制造方法，其特征在于，所述形成第一电容电极和第二电容电极，还包括：
在所述基底中形成第三导电层，所述第三导电层与所述导电结构中的多个所述第一导电层均电连接，所述第三导电层和一所述导电结构中多个所述第一导电层构成所述第一电容电极；
在所述基底中形成第四导电层，所述第四导电层与所述导电结构中的多个所述第二导电层均电连接，所述第四导电层和一所述导电结构中多个所述第二导电层构成所述第二电容电极。
16.如权利要求15所述的制造方法，其特征在于，形成所述第一导电层和所述第二导电层的步骤包括：
在所述电容区中形成沿所述第一方向上堆叠的多个第一子导电层，以形成所述第一导电层；
在所述电容区中形成沿所述第一方向上堆叠的多个第二子导电层，以形成所述第二导电层；
其中，在垂直于所述第一方向的平面上间隔且交替排布的所述第一子导电层和所述第二子导电层构成子导电结构，沿所述第一方向上堆叠的多个所述子导电结构构成所述导电结构。
17.如权利要求16所述的制造方法，其特征在于，形成所述第三导电层的步骤包括：
形成多个第三子导电层，一所述第三子导电层与一所述第一导电层接触连接；
其中，多个所述第三子导电层同层设置；或者，多个所述第三子导电层分别与所述第一导电层中处于不同层的多个所述第一子导电层接触连接；
形成至少一个第一电连接层，所述第一电连接层接触连接相邻的两个所述第三子导电层。
18.如权利要求16所述的制造方法，其特征在于，形成所述第四导电层的步骤包括：
形成多个第四子导电层，一所述第四子导电层与一所述第二导电层接触连接；
其中，多个所述第四子导电层同层设置；或者，多个所述第四子导电层分别与所述第二导电层中处于不同层的多个所述第二子导电层接触连接；
形成至少一个第二电连接层，所述第二电连接层接触连接相邻的两个所述第四子导电层。
19.如权利要求13所述的制造方法，其特征在于，形成所述布线层的步骤还包括：
形成第一引出结构，所述第一引出结构与所述第一电容电极和所述第二电容电极中的一者电连接；
形成第二引出结构，所述第二引出结构与所述第一电容电极和所述第二电容电极中的另一者电连接。
20.如权利要求19所述的制造方法，其特征在于，形成所述第一引出结构的步骤包括：形成至少部分位于所述基底表面的第一引线；
形成所述第二引出结构的步骤包括：形成至少部分位于所述基底表面的第二引线。
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