KR100282677B1 - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

반도체집적회로장치 및 그 제조방법에 관한 것으로서, 매립전극의 박리를 방지한 신뢰성이 높은 고속 또는 다기능의 반도체장치를 제공하기 위해서, 1주면을 갖는 반도체기판, 이 반도체기판의 1주면의 상부에 절연막을 거쳐서 적층된 여러개의 전기배선 및 이 적층된 여러개의 전기배선중 층이 다른 원하는 전기배선을 전기적으로 접속하는 콘택트홀을 구비한 반도체장치에 있어서, 콘택트홀에 의해 접속되는 전기배선중 반도체기판에 가까운 측의 기판측 전기배선에는 알루미늄원자가 포함되어 있고, 기판측 전기배선의 최소폭R은 0.25㎛이하이고, 콘택트홀내에는 텅스텐원자를 포함하는 도전성재가 존재하고 있고, 콘택트홀의 깊이A와 기판측 전기배선의 최소폭R과 기판측 전기배선의 막두께B가 다음식으로 나타내어진다.
(0.605/R)0.5＜ A ＜ 2.78 - 1.02B + 0.172B2
이것에 의해, 콘택트홀 깊이와 하층배선 두께의 치수를 최적화하는 것에 의해, 콘택트홀 깊이가 깊은 경우에 있어서도 매립전극(9)의 응력을 저감시키고 막의 박리를 방지할 수 있으므로, 고속 또는 다기능의 반도체장치를 제공할 수 있다는 효과가 얻어진다.

Description

반도체장치 및 그 제조방법
본 발명은 반도체집적회로장치 및 그 제조방법에 관한 것으로서, 특히 다층의 배선구조를 구비한 반도체집적회로장치에 유효한 것이다.
종래의 반도체장치의 구조를 도 2에 도시한다. 이 도면에서 명확한 바와 같이 종래의 반도체장치는 실리콘기판(2)상에 소자분리막(10), 게이트산화막(11) 및 게이트전극(3)이 형성되고 층간절연막(4)를 거쳐서 그 위쪽에 하층배선(5)가 형성된다. 그 위쪽에는 또 층간절연막(6)을 거쳐서 상층배선(7)이 형성된다. 상층배선(7)과 하층배선(5)는 콘택트홀(8)에 매립된 매립전극(9)에 의해 전기적으로 접속된다.
이 반도체장치는 이하에 설명하는 제조방법에 의해 제조된다.
우선, 각 트랜지스터를 전기적으로 절연분리하기 위해 국소적으로 실리콘기판의 열산화를 실행하고 소자분리막(10)을 형성한다. 또, 트랜지스터를 형성하는 영역에 게이트산화막(11)을 열산화법에 의해 형성하고, 그 위에 게이트전극(3)을 CVD법 및 이것에 이어지는 포토리도그래피기술을 사용해서 형성한다. 실리콘기판(2)의 내부에 pn접합을 형성하기 위해 이온주입이 실행되고 이온주입층이 형성된다. 게이트전극(3)상에 게이트전극(3)을 덮도록 층간절연막(4)가 CVD법을 사용해서 형성된다. 이 때, 층간절연막(4)의 표면을 가능한한 평탄화하기 위해, 어닐에 의해 층간절연막(4)를 리플로시키거나 층간절연막을 두껍게 퇴적시켜서 에치백하는 것이 실행된다.
또, 층간절연막(4)의 상면에 스퍼터법 및 이것에 이어지는 포토리도그래피기술을 사용해서 하층배선(5)를 형성한다. 그 위쪽에 층간절연막(6) 및 상층배선(7)이 하층배선(5)의 경우와 마찬가지로 형성된다. 또, 상층배선(7)과 하층배선(5)의 전기적인 접속을 실행하기 위해서, 국소적인 에칭에 의해 콘택트홀(8)이 형성되고 그 내측에 매립전극(9)가 형성된다.
또한, 이 종류의 기술에 관한 것으로서, 예를 들면 일본국 특허공개공보 평성4-291763호를 들 수 있다.
반도체장치는 해마다 고집적화되는 경향에 있고, 이것에 따라서 콘택트홀(8)의 깊이를 깊게 할 필요가 있다. 즉, 반도체장치(1)이 0.5㎛이하의 최소선폭을 갖게 되면, 배선의 지연이 반도체장치(1)의 동작속도향상의 장해로 된다. 이것을 방지하기 위해서는 배선층간의 층간용량을 저감시키기 위해 층간절연막의 막두께를 증가시키는 즉 콘택트홀(8)의 깊이를 증가시킬 필요가 있다. 즉, 256MDRAM에 대표되는 0.5㎛이하의 최소선폭을 갖는 디바이스에서는 종래와 마찬가지의 트렌드에 있어서의 고속성을 실현하기 위해서는 콘택트홀(8)의 깊이를 깊게 하는 것이 필요로 되고 있다.
또, 고속성의 관점뿐만 아니라 반도체장치의 다기능화 또는 고기능화의 관점에 있어서도 콘택트홀(8)을 깊게 할 필요가 생기고 있다. 예를 들면, 지금까지의 컴퓨터는 CPU 등의 단독 기능만을 갖는 반도체칩과 메모리의 기능을 갖는 반도체칩을 배선기판상에 실장해서 제조되어 왔다. 그러나, 근래에는 CPU와 메모리를 1개의 칩에 혼재시키고 효율의 향상이나 다기능화를 실현하려고 하는 시도가 이루어지고 있다. 이것에 따라서 콘택트홀(8)의 깊이를 깊게 할 필요가 발생하였다. 예를 들면, 다이나믹 메모리와 CPU 등의 로직회로(논리회로)의 결합을 고려하면, 다이나믹 메모리부에는 게이트전극의 상부에 높이가 높은 캐패시터가 존재하므로 배선은 논리회로의 경우에 비해 높은 위치에 존재하게 된다. 논리회로에서는 메모리에 비해 보다 다층의 배선을 필요로 하므로, 논리회로의 상층의 배선은 캐패시터보다 상층을 통과하지 않으면 안되고 이들 상층배선과 하층배선 또는 이들 상층배선과 반도체기판을 접속하기 위해서는 종래의 디바이스에 비해 깊은 콘택트홀(8)이 필요로 된다.
종래의 기술에서는 층간절연막을 두껍게 하면 그 표면의 요철(오목볼록)이 커져 배선패턴을 포토리도그래프할 때의 초점이 어긋나는 등의 문제가 있고 콘택트홀(8)의 깊이에는 한계가 있었다.
그러나, 근래 화학적기계연마(CMP)기술을 채용하는 것에 의해 완전한 평탄화를 실행할 수 있고 평탄화가 가능한 단차의 한계가 없어졌으므로, 종래는 제조양품율의 관점에서 적용이 보류되어 왔던 깊은 콘택트홀(8)의 양산디바이스로의 적용이 검토되고 있다.
이 기술은 특히 다이나믹 메모리와 CPU 등의 논리회로를 1개의 칩에 혼재시킨 경우에는 유효하다고 고려되고 있다. 즉, 다이나믹 메모리부에는 게이트전극의 상부에 높이가 높은 캐패시터가 존재하므로, 배선은 논리회로의 경우에 비해 높은 위치에 존재하게 된다. 따라서, 메모리와 논리회로를 1칩내에서 접속하기 위해서는 논리부의 층간절연막(4), (6)이 두껍고 메모리부의 층간절연막(4), (6)이 얇게 되도록 평탄화할 필요가 있다. 이 종래에는 없을 정도의 크기를 갖는 단차의 평탄화를 실행하기 위해서 CMP기술 등의 화학적 기계연마기술이 검토되고 있다.
화학적 기계연마기술은 층간절연막을 기계적으로 평탄하게 연마하는 것이기 때문에, 종래의 에칭 등에 의한 기술의 경우와 같이 늘어지거나 하지 않고 실리콘기판 표면과 평행한 표면을 갖는 층간절연막(4), (6)을 얻을 수 있다. 특히, CPU와 메모리의 조합 등의 다기능의 반도체장치에서는 화학적 기계연마기술을 사용한 깊은 콘택트홀은 불가피하다고 고려되고 있다.
그러나, 발명자들의 연구의 과정에서 고기능, 고속성을 추구하기 위해 단지 콘택트홀(8)을 깊게 하는 것만으로는 신뢰성이 높은 반도체장치(1)을 제조할 수 없다는 것이 명확하게 되었다. 즉, 각 치수의 고려없이 단지 콘택트홀(8)을 깊게 하면 콘택트홀(8)에 매립된 매립전극(9)가 콘택트홀(8)의 응력집중부에 있어서 박리가 발생하고 전기적인 접속이 불가능하게 되는 현상이 높은 확률로 발생하는 것이 명확하게 되었다.
또, 화학적 기계연마기술을 사용하면, 그 완전한 평탄화에 기인해서 매립전극 박리의 발생확율이 높아지는 것을 알 수 있었다. 즉, 화학적 기계연마에서는 반도체장치의 칩전면에 걸친 완전한 평탄화가 실행되므로, 완전한 평탄화에 기인해서 응력이 증가한다. 종래에는 도 2에 도시한 바와 같이 완만하기는 하지만, 각 층 사이에 기복이 존재했기 때문에 응력이 각각으로 분산되어(도 4의 (a)) 콘택트홀(8) 등의 모서리부(角部)에 발생하는 응력집중이 저감되고 있었다. 그러나, 화학적 기계연마를 실행하는 것에 의해 완전한 평탄화가 실행되고 콘택트홀(8) 등의 모서리부에 응력이 집중하므로 박리가 쉽게 발생하는 상태로 된다.
본 발명의 목적은 매립전극의 박리를 방지한 신뢰성이 높은 고속 또는 다기능의 반도체장치를 제공하는 것이다.
도 1은 본 발명에 있어서의 제1 실시예의 주요부의 단면모식도,
도 2는 종래의 반도체장치의 구조를 설명한 단면모식도,
도 3은 종래의 반도체장치의 불량이 발생하는 공정에 있어서의 주요부의 단면모식도,
도 4는 화학적 기계연마와 응력집중의 관계에 대해서 도시한 단면모식도,
도 5는 치수파라미터와 응력, 불량발생빈도의 관계를 도시한 도면,
도 6은 콘택트홀 간격과 규격화된 응력의 관계를 도시한 도면,
도 7은 배선의 배치와 콘택트홀 간격의 관계를 도시한 도면,
도 8은 배선의 배치와 콘택트홀 간격의 관계를 도시한 도면,
도 9는 본 발명에 있어서의 제1 실시예의 주요부의 다른 단면모식도,
도 10은 본 발명에 있어서의 제2 실시예의 주요부의 단면모식도,
도 11은 본 발명에 있어서의 제3 실시예의 주요부의 단면모식도,
도 12는 본 발명에 있어서의 제4 실시예의 주요부의 단면모식도.
본원 발명자는 상기 목적을 달성하기 위해 예의연구해서 매립전극박리의 발생메카니즘을 구명하였다. 이하, 그 메카니즘을 도 3∼도 8을 사용해서 설명한다.
매립전극박리는 도 3에 도시한 매립전극(9)를 성막하는 공정에 있어서 발생하고 매립전극(9)에 작용하는 열응력이 콘택트홀의 모서리부에 집중하기 때문에 하층배선(5)에서 매립전극(9)가 박리하는 것이 명확하게 되었다. 즉, 층간절연막은 실리콘산화막 등의 열팽창이 작은 재료로 구성되어 있고, 또 매립전극(9)는 알루미늄이나 텅스텐 등의 열팽창이 큰 재료로 구성되어 있기 때문에, 매립전극(9)의 고온에서의 성막후에 온도를 저하시키면 매립전극(9)는 연직방향 상측에 큰 인장응력을 받는다. 또, 하층배선(5)는 알루미늄이나 동 등의 열팽창이 큰 재료로 구성되어 있기 때문에, 강온시에 있어서 막두께방향으로 수축한다. 이것에 의해 매립전극(9)가 연직방향으로 인장되게 된다. 이 2개의 작용에 의해, 매립전극(9)에 큰 인장응력이 작용한다. 모서리부에는 응력이 집중하고 이 응력이 박리의 한계응력을 초과하면 박리가 발생한다. 특히, 화학적 기계연마에 의한 평탄화를 실행한 경우에는 도 4의 (b)에 도시한 바와 같이 응력의 분산이 없고 1점에 집중하게 되므로 모서리부의 응력은 더욱 높아진다. 박리현상은 박막의 응력이 박리에 대한 한계응력을 초과하면 발생하는 것이기 때문에 이 박막의 응력을 한계응력 이하로 하는 것에 의해 박리의 발생을 방지할 수 있다.
이상의 박리발생 메카니즘을 고려하여 발명자들이 감도해석을 실행한 결과, 박리의 원인으로 되는 매립전극(9)의 응력은 콘택트홀(8)의 깊이와 하층배선(5)의 두께의 2개의 치수파라미터에 크게 영향을 받는 것이 명확하게 되었다. 즉, 열응력은 2개의 재료의 길이의 함수이기 때문에 도 3에 도시한 구조에서는 콘택트홀깊이가 깊고 또 하층배선(5)의 막두께가 두꺼운 쪽이 인장응력은 크다. 따라서, 콘택트홀 깊이 이외의 치수파라미터를 최적화하는 것에 의해 콘택트홀깊이가 깊은 경우에 있어서도 매립전극(9)의 박리를 방지할 수 있다. 도 5에는 이들 2개의 치수파라미터에 따라서 유한요소법에 의한 응력해석을 실행한 예를 도시한다. 도 5에는 박리한계강도로 규격화된 콘택트홀 모서리부의 응력값과 실험에 있어서의 박리의 유무도 도시하였다. 이 결과에 의하면, 종래의 디바이스에서는 콘택트홀을 깊게 하는 요구가 없었기 때문에 응력이 작고 박리가 문제로 되지 않았던 것을 알 수 있다. 그러나, 반도체장치의 1칩중에 메모리부와 로직부(논리부)와 같이 높이가 다른 부분을 형성하는 새로운 용도나 0.5㎛이하의 설계룰을 사용하는 고집적 디바이스의 고속화에 대응하기 위해 콘택트홀(8)의 깊이를 깊게 하면, 박리에 대한 하층배선(5)의 두께의존성 즉 박리영역이 명확하게 출현한다는 것을 알 수 있다. 즉, 이들 고집적화가 실행된 고속의 디바이스나 다기능의 디바이스에 대해서는 하층배선(5)의 두께를 한정할 필요가 있는 것이 명확하게 되었다.
또, 이 인장응력은 콘택트홀의 밀도에도 크게 의존한다. 도 6에는 콘택트홀간격과 박리한계강도로 규격화한 응력의 관계를 도시하고 있다. 여기에서, 콘택트홀간격이라는 것은 도 7에 도시한 바와 같이 최근접의 콘택트홀까지의 거리이다. 또, 도 8에 도시한 바와 같이 최근접의 콘택트홀에 접속하는 배선이 콘택트홀 근방에서 종단되고 있어도 좋다.
도 6에 의하면, 콘택트홀간격이 0.5㎛인 경우와 같이 콘택트홀이 조밀하게 존재하는 경우에는 응력은 각 콘택트홀로 분산되기 때문에 작아진다.
한편, 이것보다 콘택트홀이 조밀하지 않게 되면 응력은 상승하고, 콘택트홀 간격이 10㎛로 되면 응력의 증가는 대략 포화하게 된다. 즉, 반도체장치(1)의 박리를 방지하기 위해서는 콘택트홀간격이 10㎛이상인 경우에 대해서 콘택트홀 모서리부의 응력이 박리한계강도 이하로 되도록 하층배선(5)의 두께를 한정할 필요가 있다.
본원 발명의 반도체장치는 1주면을 갖는 반도체기판, 이 반도체기판의 1주면의 상부에 절연막을 거쳐서 적층된 여러개의 전기배선 및 이 적층된 여러개의 전기배선중 층이 다른 원하는 전기배선을 전기적으로 접속하는 콘택트홀을 구비한 반도체장치에 있어서, 상기 콘택트홀에 의해 접속되는 전기배선중 상기 반도체기판에 가까운 측의 기판측 전기배선에는 알루미늄원자가 포함되어 있고, 상기 기판측 전기배선의 최소폭R은 0.25㎛이하이고, 상기 콘택트홀내에는 텅스텐원자를 포함하는 도전성재가 존재하고 있고, 상기 콘택트홀의 깊이A, 상기 기판측 전기배선의 최소폭R 및 상기 기판측 전기배선의 막두께B가 다음식으로 나타내어지는 것을 특징으로 한다.
(0.605/R)0.5＜ A ＜ 2.78 - 1.02B + 0.172B2
이와 같이 구성하면, 콘택트홀내의 도전재에 텅스텐원자가 포함되어 있는 경우, 콘택트홀내의 도전재와 배선의 박리를 방지할 수 있다. 따라서, 배선의 단선이나 단락 등이 거의 발생하지 않아 신뢰성이 높은 반도체장치로 할 수 있다.
또, 콘택트홀내의 도전재에 알루미늄원자가 포함되어 있는 경우에는 상기 콘택트홀의 깊이A와 상기 기판측 전기배선의 최소폭R 및 상기 기판측 전기배선의 막두께B가 다음식으로 나타내어지도록 하면 좋다.
(0.605/R)0.5＜ A ＜ 3.84 - 2.14B + 0.25B2
또, 상기 반도체기판에서 떨어진 측의 전기배선의 상기 반도체기판측의 면과 접하는 상기 절연막의 면이 화학적 기계연마기술에 의해 평탄화되어 있는 경우나 인접하는 콘택트홀의 간격이 10㎛이상인 경우, 콘택트홀내의 도전재와 배선이 쉽게 박리하게 되지만, 본원 발명에 의하면 도전재와 배선의 박리를 방지할 수 있어 신뢰성이 높은 반도체장치로 할 수 있다.
또, 본 발명에 의하면 깊은 콘택트홀이 요구되는 반도체기판의 1주면에 메모리회로와 논리회로가 혼재된 반도체장치의 경우도 도전재와 배선의 박리를 방지할 수 있어 신뢰성이 높은 반도체장치로 할 수 있다.
이하, 발명의 실시예를 도면에 따라 설명한다.
본 발명의 제1 실시예인 반도체장치(1)의 단면구조를 도 1에 도시한다. 반도체장치(1)의 단면구조는 주로 실리콘기판(2), 게이트전극(3), 층간절연막(4), 하층배선(5), 상층배선(7), 층간절연막(6), 콘택트홀(8), 매립전극(9), 소자분리막(10), 게이트산화막(11)로 구성되어 있다. 실리콘기판(2)상에는 소자분리막(10), 게이트산화막(11) 및 게이트전극(3)이 형성되고, 층간절연막(4)를 거쳐서 그 위쪽에 하층배선(5)가 형성된 구조로 되어 있다. 층간절연막(4)는 실리콘산화막을 포함하는 절연막으로 구성되고, 하층배선(5)는 알루미늄을 포함하는 도전체로 구성된다. 그 위쪽에는 또 층간절연막(6)을 거쳐서 상층배선(7)이 형성된다. 층간절연막(6)은 실리콘산화물을 포함하는 절연막으로 구성된다. 층간절연막(4) 및 층간절연막(6)은 화학적 기계연마에 의해 그 표면이 평탄하게 되어 있다. 상층배선(7)과 하층배선(5)는 콘택트홀(8)에 매립된 매립전극(9)에 의해 전기적으로 접속된다. 여기에서는 매립전극(9)는 텅스텐을 포함하는 재료로 구성되어 있다.
본 구조에 있어서는 미세화에 의한 배선지연을 방지하기 위해 층간용량을 감소시키는 것을 고려해서 층간절연막을 두껍게 할 필요가 있다. 즉, 0.5㎛의 설계룰(최소선폭이 0.5㎛)을 사용했을 때 1.1㎛정도가 최적이었던 층간절연막(6)의 두께를 0.25㎛의 설계룰(최소선폭이 0.25㎛)을 사용한 반도체장치(1)을 시험제작함에 있어서 배선의 지연이 장해로 되지 않도록 하기 위해서는 계수인자(scaling factor)K에 대해서 층간절연막(6)의 두께는
(K)0.5
가 최적이기 때문에, 1.5㎛이상으로 할 필요가 있다. 즉, 콘택트홀(8)의 깊이A는 종래(1.0㎛정도)보다 깊고 1.5㎛이상으로 할 필요가 있었다. 또한, 최소선폭R의 경우에 있어서 배선의 지연이 장해로 되지 않는 콘택트홀(8)의 깊이A는
A = (0.605/R)0.5
로 하면 좋게 되어 있다.
그러나, 상기 계산식에 따라서 콘택트홀(8)의 깊이A를 깊게 한 결과, 매립전극의 응력이 증대하고 박리가 발생해서 콘택트불량이 다발하였다.
그리고, 상기 문제를 해결하기 위해서 예의연구한 결과, 최적인 콘택트홀의 깊이를 평가하는 경우 배선의 막두께를 파라미터로 하는 것이 중요하다는 것을 발견하고 유한요소법을 사용한 응력해석 및 실험에 의해 박리한계강도를 초과하지 않도록 콘택트홀의 깊이A 및 하층배선(5)의 막두께B의 값을 결정할 수 있었다.
응력은 콘택트홀의 간격이 클수록 증가하는 경향이 있고, 콘택트홀간격이 10㎛를 초과하면 거의 포화하기 때문에 콘택트홀간격이 10㎛인 경우에 있어서의 응력값이 박리한계강도를 초과하지 않도록 A, B값을 결정하였다. 즉, 하층배선(5)의 최소폭R과 콘택트홀(8)의 깊이A㎛와 하층배선(5)의 막두께B㎛ 사이에
(0.605/R)0.5＜ A ＜ 2.78 - 1.02B + 0.172B2
의 관계가 성립하도록 한 결과, 본 원인에 의한 불량의 발생은 전무로 되었다.
또, 매립전극(9)가 알루미늄을 포함하는 도전체에 의해 구성되어 있는 경우에는
(0.605/R)0.5＜ A ＜ 3.84 - 2.14B + 0.25B2
의 관계가 성립하도록 하면 본 원인에 의한 불량의 발생을 방지할 수 있다. 또한, 상기 식은 응력해석결과 및 실험결과에서 최소이승법에 의해 구한 것이다.
실제로는 도 9에 도시한 바와 같이 1개의 하층배선(5)에 다수의 매립전극이 접속되어 있다. 이 경우에는 가장 깊은 콘택트홀에 대해서 각 식이 성립하도록 하는 것이 필요하다. 여기에서, 하층배선의 최소폭R이라는 것은 콘택트부의 응력을 문제로 하기 때문에 콘택트홀부의 최소의 배선폭의 것을 나타내고 있다.
또, 상층배선(7), 하층배선(5), 매립전극(9)는 수종류의 막의 적층구조로 되어 있어도 좋고, 이 때 알루미늄을 포함하는 막의 막두께가 다른 재료를 포함하는 막의 막두께보다 두꺼우면 그 막은 전체가 알루미늄을 포함하는 막이라고 간주하고 식 5를 사용해서 계산해도 좋다.
도 1의 반도체장치(1)은 이하에 도시한 제조방법에 의해 형성된다. 우선, 각 트랜지스터를 전기적으로 절연분리하기 위해 국소적으로 실리콘기판의 열산화를 실행하고 소자분리막(10)을 형성한다. 또, 트랜지스터를 형성하는 영역에 게이트산화막(11)을 열산화법에 의해 형성하고, 그 위에 게이트전극(3)을 CVD법 및 이것에 이어지는 포토리도그래피기술을 사용해서 형성한다. 실리콘기판(2)의 내부에 pn접합을 형성하기 위해서 이온주입이 실행되고 이온주입층(12)가 형성된다. 게이트전극(3)상에 게이트전극(3)을 덮도록 층간절연막(4)가 CVD법을 사용해서 형성된다. 이 때, 층간절연막(4)의 표면을 가능한한 평탄화하기 위해서 어닐에 의해 층간절연막(4)를 리플로시키거나 층간절연막을 두껍게 퇴적시켜 에치백하는 것이 실행된다. 또, 층간절연막(4)의 상면에 스퍼터법 및 이것에 이어지는 포토리도그래피기술을 사용해서 하층배선(5)를 형성한다. 그 위쪽에 하층배선(5)를 덮도록 층간절연막(6)이 형성된다. 또, 후의 공정에서 형성되는 상층배선(7)과 하층배선(5)의 전기적인 접속을 실행하기 위해서, 국소적인 에칭에 의해 콘택트홀(8)이 형성되고, 그 내측에 매립전극(9)가 형성된다. 또, 매립전극(9)와 접하도록 상층배선(7)을 형성한다.
본 실시예에 의하면, 배선의 신뢰성을 유지하면서 고집적화에 따른 배선의 전송속도의 고속화를 달성할 수 있다. 즉, 콘택트홀 깊이와 하층배선 두께의 치수를 최적화하는 것에 의해 콘택트홀 깊이가 깊은 경우에 있어서도 매립전극(9)의 응력을 저감시키고 막의 박리를 방지할 수 있다. 따라서, 배선(전송로)의 고속화를 실현하기 위해 깊은 콘택트홀을 형성하는 것이 가능하게 되고, 고속이며 신뢰성이 높은 반도체장치(1)을 얻을 수 있다.
또, 본 실시예에 의하면, 층간절연막(6)을 평탄화하고 있기 때문에 상층배선(7)을 정확하게 형성할 수 있다. 즉, 상층배선(7)을 형성하기 위한 포토리도그래피의 노출시에 있어서 층간절연막(6)의 평탄화가 실행되고 있기 때문에 반도체장치(1)내 전면에서 초점이 맞아 정확하게 상층배선(7)을 형성할 수 있다.
따라서, 배선의 단선이나 단락 등이 거의 발생하지 않아 신뢰성이 높은 반도체장치(1)을 제조할 수 있다. 또, 화학적 기계연마기술을 사용한 평탄화를 실행한 경우에는 국소적인 응력은 증가하지만, 본 발명에 의하면 응력의 증가를 억제할 수 있으므로, 매립전극의 박리나 파괴를 방지하여 신뢰성이 높은 반도체장치(1)을 얻을 수 있다.
도 10에는 본 발명의 제2 실시예를 도시한다. 본 실시예는 1개의 반도체장치의 칩중에 고집적도를 갖는 메모리부(13)과 논리부(14)를 포함하는 경우이다. 메모리부(13)은 캐패시터(15)를 갖으므로 배선(16)은 그 위쪽에 형성되어 있다. 캐패시터(15)는 메모리의 리프레시특성으로 인해 정전용량을 충분히 크게 하지 않으면 안되고, 이 때문에 캐패시터(15)의 높이는 1.5㎛정도 필요하다. 따라서, 메모리부에서는 적어도 실리콘기판 표면에서 충분히 떨어진 위치에 배선(16)이 형성된다. 한편, 논리부(14)에서는 캐패시터가 존재하지 않으므로, 실리콘기판 표면에서 약간 떨어진 위치에 하층배선(5)가 존재한다. 이 2개의 배선을 접속하기 위해서 콘택트홀(8)이 형성되고, 매립전극(9)가 형성되어 있다. 이 콘택트홀(8)의 깊이는 1.5㎛이상이 필요로 된다.
배선(16)은 메모리부(13)과 논리부(14)에 걸쳐 형성되기 때문에, 층간절연막(6)은 평탄화되어 있고 실리콘기판 이면 또는 표면과 대략 평행하게 되어 있다.
층간절연막(6)은 실리콘산화막을 포함하는 절연물로 구성되어 있다. 본 구조에 있어서 콘택트홀(8)의 깊이A와 하층배선(5)의 막두께B 사이에 식 5가 성립하도록 하였다.
본 실시예의 제조공정은 다음과 같다. 우선, 각 트랜지스터를 전기적으로 절연분리하기 위해 국소적으로 실리콘기판의 열산화를 실행하고 소자분리막(10)을 형성한다. 또, 트랜지스터를 형성하는 영역에 게이트산화막(11)을 열산화법에 의해 형성하고 그 위에 게이트전극(3)을 CVD법 및 이것에 이어지는 포토리도그래피기술, 에칭기술을 사용해서 형성한다. 실리콘기판(2)의 내부에 pn접합을 형성하기 위해서 이온주입이 실행되고 이온주입층(12)가 형성된다. 게이트전극(3)상에 게이트전극(3)을 덮도록 층간절연막(4)가 CVD법을 사용해서 형성된다. 이 때, 층간절연막(4)의 표면을 가능한한 평탄화하기 위해서, 어닐에 의해 층간절연막(4)를 리플로시키거나 층간절연막을 두껍게 퇴적시켜 에치백하는 것이 실행된다. 또, 화학적 기계연마에 의한 평탄화를 실행해도 좋다. 다음에, 메모리부(13)내의 캐패시터(15)를 CVD법이나 포토리도그래피기술, 에칭기술을 사용해서 형성한다. 또, 층간절연막(4)의 상면에 스퍼터법 및 이것에 이어지는 포토리도그래피기술, 에칭기술을 사용해서 하층배선(5)를 형성한다. 하층배선(5)는 알루미늄원자를 포함하는 도전체에 의해 구성된다. 그 위쪽에 층간절연막(6) 및 상층배선(7)이 하층배선(5)의 경우와 마찬가지로 형성된다. 또, 그 위쪽에 층간절연막(6)을 퇴적시키고 화학적 기계연마를 실행하고 메모리부(13)과 논리부(14)의 높이의 차를 없애서 평탄화한다. 층간절연막(6)은 실리콘산화물을 포함하는 절연물로 구성된다. 후의 공정에 있어서 형성되는 배선(16)과 하층배선(5)의 전기적인 접속을 실행하기 위해서 국소적인 에칭에 의해 콘택트홀(8)이 형성되고 그 내측에 매립전극(9)가 형성된다. 매립전극은 텅스텐원자를 포함하는 도전체로 구성된다. 그 위에 하층배선(5)와 마찬가지의 기술을 사용해서 배선(16)을 메모리부(13)과 논리부(14)에 걸치도록 배선(16)을 형성한다.
본 실시예에서는 메모리부(13)과 논리부(14)에서 배선의 높이가 크게 다름에도 불구하고 층간절연막(6)이 평탄화되어 있으므로, 배선(16)을 정확하게 형성할 수 있다. 즉, 배선(16)을 형성하기 위한 포토리도그래피의 노출시에 있어서 층간절연막(6)의 평탄화가 실행되고 있으므로 메모리부(13)과 논리부(14)의 양쪽에서 초점이 맞아 정확하게 배선(16)을 형성할 수 있다. 따라서, 배선의 단선이나 단락 등이 거의 발생하지 않아 신뢰성이 높은 반도체장치(1)을 제조할 수 있다.
또, 본 실시예에 의하면, 층간절연막(6)의 막두께를 증가시키는 것에 의해 고집적화에 따른 배선지연의 영향을 방지하면서 이것에 따른 응력의 증가를 억제할 수 있으므로 매립전극(9)의 파괴를 방지할 수 있다. 따라서, 고집적화를 실행한 경우에 있어서도 고속이고 전기적 신뢰성이 높은 반도체장치(1)을 제조할 수 있다.
종래기술에서 단지 CMP를 사용해서 평탄화한 것만으로는 도 4의 (a)에 도시한 바와 같이 모서리부에서의 응력집중이 발생하기 쉽고 이 응력집중이 막의 박리로 이어지기 쉬우므로, 제조양품율이 저하하기 쉽다. 그러나, 본 실시예에 의하면, 응력이 막의 박리한계강도 이하로 억제되기 때문에 박리가 발생하지 않고 제조양품율이 높은 신뢰성이 있는 반도체장치(1)을 얻을 수 있다.
또, 종래는 메모리부(13)의 배선(16)과 논리부의 하층배선(5)를 접속하는 깊은 콘택트홀(8)을 형성하면 임의의 확률로 매립전극(9)의 박리가 발생하였다.
그러나, 본 실시예에 있어서는 메모리부(13)의 배선(16)과 논리부의 하층배선(5)를 접속하는 매립전극(9)에 있어서, 식 5의 관계를 만족시키는 구조로 되어 있기 때문에 콘택트홀(8)의 바닥부에 있어서의 매립전극(9)의 응력이 박리의 한계응력을 초과하는 일이 없다. 따라서, 매립전극(9)의 박리는 발생하지 않고 신뢰성이 높은 전기적 접속이 얻어진다. 즉, 신뢰성이 높은 반도체장치(1)을 제조할 수 있다.
본 실시예는 반도체장치(1)의 1칩중에 고집적도를 갖는 메모리부(13)과 논리부(14)를 포함하는 경우로 했지만, 이 이외에도 높이가 다른 디바이스군을 접속하는 경우에 사용해도 유효하다. 또, 본 실시예는 하층배선은 알루미늄을 포함하는 재료로 구성되어 있고, 매립전극(9)는 텅스텐을 포함하는 재료로 구성되는 것으로 했지만, 그밖에 재료를 변경한 경우에 있어서도 각각의 식을 참조해서 제조하면 좋다.
도 11에는 본 발명의 제3 실시예를 도시한다. 본 실시예는 콘택트홀 밀도에 따라서 각 배선의 두께를 변경한 경우이다. 도 11에서는 하층배선(5)에 연결되어 있는 콘택트홀(8)의 밀도는 크기 때문에, 그 분만큼 하층배선을 두껍게 할 수 있다. 그러나, 중간층 배선(21)에 접속되는 콘택트홀(8)의 밀도는 작으므로 중간층배선(21)의 막두께는 하층배선의 경우보다 얇게 할 필요가 있다. 본 발명에 의하면, 각 층의 콘택트홀(8)의 응력이 막의 박리한계강도 이하로 억제되기 때문에 박리가 발생하지 않고 제조양품율의 저하가 없고 또 신뢰성이 있는 반도체장치(1)을 얻을 수 있다.
도 12에는 본 발명의 제4 실시예를 도시한다. 본 실시예에서는 상층의 배선일 수록 배선의 두께가 얇게 되는 것을 특징으로 한다. 여기에서, 배선의 두께라는 것은 도전성이 있는 재료로 구성된 부분의 두께이고, 다층막으로 구성되어 있는 경우에는 그들의 합계의 막두께로 한다.
본 실시예에 의한 반도체장치(1)은 하층일 수록 보다 상층과의 접속을 위한 콘택트홀(8)이 다수 필요한 경향에 있으므로, 평균적으로 콘택트홀의 밀도가 하층일 수록 높아지고 있다. 따라서, 상층의 배선일 수록 얇게 하는 것에 의해 콘택트홀(8)내의 막의 박리를 방지하였다. 본 실시예에 의하면, 각 층의 콘택트홀(8)의 응력이 막의 박리한계강도 이하로 억제되기 때문에, 박리가 발생하지 않고 제조양품율의 저하가 없고 또 신뢰성이 있는 반도체장치(1)을 얻을 수 있다.
본 발명에 의하면, 콘택트홀 깊이와 하층배선 두께의 치수를 최적화하는 것에 의해, 콘택트홀 깊이가 깊은 경우에 있어서도 매립전극(9)의 응력을 저감시키고 막의 박리를 방지할 수 있으므로, 고속 또는 다기능의 반도체장치를 제공할 수 있다.

Claims (8)

1주면을 갖는 반도체기판, 이 반도체기판의 1주면의 상부에 절연막을 거쳐서 적층된 여러개의 전기배선 및 이 적층된 여러개의 전기배선중 층이 다른 원하는 전기배선을 전기적으로 접속하는 콘택트홀을 구비한 반도체장치에 있어서,
상기 콘택트홀에 의해 접속되는 전기배선중 상기 반도체기판에 가까운 측의 기판측 전기배선에는 알루미늄원자가 포함되어 있고,
상기 기판측 전기배선의 최소폭R은 0.25㎛이하이고,
상기 콘택트홀내에는 텅스텐원자를 포함하는 도전성재가 존재하고 있고,
상기콘택트홀의 깊이A와 상기 기판측 전기배선의 최소폭R과 상기 기판측 전기배선의 막두께B가 다음식으로 나타내어지는 것을 특징으로 하는 반도체장치.
〈수학식〉
(0.605/R)0.5＜ A ＜ 2.78 - 1.02B + 0.172B2
1주면을 갖는 반도체기판, 이 반도체기판의 1주면의 상부에 절연막을 거쳐서 적층된 여러개의 전기배선 및 이 적층된 여러개의 전기배선중 층이 다른 원하는 전기배선을 전기적으로 접속하는 콘택트홀을 구비한 반도체장치에 있어서,
상기 콘택트홀에 의해 접속되는 전기배선중 상기 반도체기판에 가까운 측의 기판측 전기배선에는 알루미늄원자가 포함되어 있고,
상기 기판측 전기배선의 최소폭R은 0.25㎛이하이고,
상기 콘택트홀내에는 알루미늄원자를 포함하는 도전성재가 존재하고 있고,
상기 콘택트홀의 깊이A와 상기 기판측 전기배선의 최소폭R과 상기 기판측 전기배선의 막두께B가 다음식으로 나타내어지는 것을 특징으로 하는 반도체장치.
〈수학식〉
(0.605/R)0.5＜ A ＜ 3.84 - 2.14B + 0.25B2
제1항에 있어서,
상기 콘택트홀에 의해 접속되는 전기배선중 상기 반도체기판에서 떨어진 측의 전기배선의 상기 반도체기판측의 면과 접하는 상기 절연막의 면이 화학적 기계연마기술에 의해 평탄화되어 있는 것을 특징으로 하는 반도체장치.
제2항에 있어서,
상기 콘택트홀에 의해 접속되는 전기배선중 상기 반도체기판에서 떨어진 측의 전기배선의 상기 반도체기판측의 면과 접하는 상기 절연막의 면이 화학적 기계연마기술에 의해 평탄화되어 있는 것을 특징으로 하는 반도체장치.
제1항에 있어서,
상기 반도체기판의 1주면에는 메모리회로와 논리회로가 형성되어 있고,
상기 여러개의 전기배선중 적어도 1개는 상기 메모리회로와 상기 논리회로를 접속하도록 형성되어 있는 것을 특징으로 하는 반도체장치.
제2항에 있어서,
상기 반도체기판의 1주면에는 메모리회로와 논리회로가 형성되어 있고,
상기 여러개의 전기배선중 적어도 1개는 상기 메모리회로와 상기 논리회로를 접속하도록 형성되어 있는 것을 특징으로 하는 반도체장치.
반도체기판의 1주면에 회로를 형성하는 회로형성공정,
상기 회로형성공정후 상기 반도체기판의 1주면측에 제1 절연막을 형성하는 제1 절연막형성공정,
상기 제1 절연막형성공정후 상기 제1 절연막의 상기 반도체기판측과는 반대측의 면을 평탄화하는 제1 평탄화공정,
상기 제1 평탄화공정후 상기 제1 절연막의 평탄화된 면의 원하는 위치에 알루미늄원자를 포함하는 두께B, 최소폭R의 제1 배선을 형성하는 제1 배선형성공정,
상기 제1 배선형성공정후 상기 제1 절연막의 평탄화된 면에 제2 절연막을 형성하는 제2 절연막형성공정,
상기 제2 절연막형성공정후 상기 제2 절연막의 상기 반도체기판측과는 반대측의 면을 평탄화하는 제2 평탄화공정,
상기 제2 평탄화공정후 상기 제2 절연막에 상기 제1 배선에 도달하는 콘택트홀로서 그 깊이A가 다음식의 관계에 있는 콘택트홀을 형성하는 콘택트홀형성공정,
〈수학식〉
(0.605/R)0.5＜ A ＜ 2.78 - 1.02B + 0.172B2
상기 콘택트홀형성공정후 상기 콘택트홀내에 텅스텐원자를 포함하는 도전성재를 매립하는 도전성재 매립공정 및
매립전극형성공정후 상기 제2 절연막의 평탄화된 면의 원하는 위치에 제2 배선을 형성하는 제2 배선형성공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
반도체기판의 1주면에 회로를 형성하는 회로형성공정,
상기 회로형성공정후 상기 반도체기판의 1주면측에 제1 절연막을 형성하는 제1 절연막형성공정,
상기 제1 절연막형성공정후 상기 제1 절연막의 상기 반도체기판측과는 반대측의 면을 평탄화하는 제1 평탄화공정,
상기 제1 평탄화공정후 상기 제1 절연막의 평탄화된 면의 원하는 위치에 알루미늄원자를 포함하는 두께B, 최소폭R의 제1 배선을 형성하는 제1 배선형성공정,
상기 제1 배선형성공정후 상기 제1 절연막의 평탄화된 면에 제2 절연막을 형성하는 제2 절연막형성공정,
상기 제2 절연막형성공정후 상기 제2 절연막의 상기 반도체기판측과는 반대측의 면을 평탄화하는 제2 평탄화공정,
상기 제2 평탄화공정후 상기 제2 절연막에 상기 제1 배선에 도달하는 콘택트홀로서 그 깊이A가 다음식의 관계에 있는 콘택트홀을 형성하는 콘택트홀형성공정,
〈수학식〉
(0.605/R)0.5＜ A ＜ 3.84 - 2.14B + 0.25B2
상기 콘택트홀형성공정후 상기 콘택트홀내에 알루미늄원자를 포함하는 도전성재를 매립하는 도전성재 매립공정 및
매립전극형성공정후 상기 제2 절연막의 평탄화된 면의 원하는 위치에 제2 배선을 형성하는 제2 배선형성공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
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