KR20000027705A - 반도체 소자의 금속 플러그 형성 방법 - Google Patents

반도체 소자의 금속 플러그 형성 방법 Download PDF

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Abstract

반도체 소자의 금속 플러그를 형성시 콘택트 홀에 형성되는 금속 플러그 상부가 움푹 들어가는 것을 방지하기 위한 것으로, 하부 도전막에 절연막을 증착하고, 포토리소그래피 공정에 의해 상기 절연막을 선택적으로 식각하여 상기 하부 도전막의 일부가 드러나도록 콘택트 홀을 형성하고, 콘택트 홀이 형성된 절연막 전면에 베리어 메탈을 얇게 증착하고, 그 상부에 화학 기상 증착법에 의해 금속막을 두껍게 증착하여 콘택트 홀을 매립한다. 이후, 포토리소그래피 공정에 의해 금속막과 베리어 메탈이 콘택트 홀 영역 및 그 상부에만 남도록 패터닝한 다음, 패터닝된 금속막과 베리어 메탈을 평탄화하여 반도체 소자의 금속 플러그를 형성함으로써, 반도체 소자의 전극 연결을 위해 반도체 기판의 소스/드레인, 게이트와 배선층의 연결 또는 상, 하부 배선층의 연결을 위한 금속 플러그의 상부가 움푹 들어가지 않고 평탄하게 형성되도록 하여, 후속 공정인 배선층 형성을 위한 금속막 형성 공정을 쉽게 하며, 콘택트 홀의 양호한 스텝 커버리지를 얻을 수 있어 반도체 제조 공정의 수율을 향상시킬 뿐만 아니라 반도체 소자의 금속 배선층의 신뢰성을 향상시킨다.

Description

반도체 소자의 금속 플러그 형성 방법
본 발명은 반도체 소자의 금속 플러그 형성 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 회로 형성을 위해 절연막에 의해 절연된 반도체 기판 상의 소스/드레인, 게이트와 배선층 또는 상, 하부 배선층을 전기적으로 연결하기 위한 금속 플러그를 형성하는 방법에 관한 것이다.
일반적으로 반도체 소자를 제조할 경우 반도체 소자의 회로 형성을 위하여 반도체 기판과 배선층을 절연한 절연막에 반도체 기판의 소스/드레인, 게이트와 배선층이 연결될 부위를 정의하기 위하여 콘택홀을 형성하거나 상, 하부 배선층을 절연한 절연막에 콘택홀을 형성한 다음, 알루미늄과 같은 금속막을 스퍼터링(sputtering)고 같은 방법을 이용하여 증착함으로써 배선층을 형성한다.
이와 같은 스퍼터링과 같은 방법에 의해 알루미늄과 같은 금속을 증착할 경우, 반도체 소자의 고집적화에 의해 콘택트 홀의 미세화에 따라 콘택트 홀 내부에 보이드(void) 에 의해 알루미늄과 같은 금속이 완전히 매워지지 않아 반도체 소자의 회로 연결이 이루어지지 않을 뿐만 아니라 콘택트 홀 내부를 매우는 알루미늄과 같은 금속의 불균일에 의해 콘택트 홀에서 스텝 커버리지(step coverage)가 불량하게 되어 소자의 수율이 감소되게 된다.
이러한 이유로 인하여 반도체 소자의 고집적화에 따른 반도체 소자의 회로 연결을 위한 물질로서 콘택트 홀에서 양호한 스텝 커버리지를 갖는 텅스텐(W)이나 구리(Cu) 등의 금속으로 형성된 금속 플러그를 이용하게 되었다.
그러면, 반도체 소자의 회로 연결을 위한 종래의 금속 플러그 형성 방법을 도 1을 참조하여 설명한다.
먼저, 반도체 소자가 형성된 반도체 기판 또는 하부 배선층의 도전막(1)과 상부 배선층을 절연하기 위하여 화학 기상 증착법(CVD ; chemical vapor deposition)에 의해 도전막(1) 전면에 절연막(2)을 증착한다. 그 다음, 반도체 소자의 전극 연결 및 상, 하부 배선층의 연결을 위하여, 도전막(1)과 상부 배선층이 연결될 부위를 정의하기 위하여 포토리소그래피(photolithography) 공정에 의해 절연막(2)을 선택적으로 식각하여 콘택트 홀을 형성한다. 그리고, 베리어 메탈(3)을 증착하고, 텅스텐이나 구리 등의 금속막(4)을 두껍게 증착하여 콘택트 홀을 매립한다. 이후, 금속막(4)을 에치백(etch-back) 공정 등에 의해 평탄화하여 콘택트 홀에 매립된 금속막(4)만 남게 하고, 드러난 베리어 메탈(3)을 식각하여 반도체 소자의 금속 플러그(4)를 완성한다. 그리고, 반도체 소자와 소자간의 연결선 및 패드 연결을 위해 알루미늄과 같은 금속막을 증착한 다음, 패터닝(patterning)하여 전극을 형성함으로써 반도체 소자의 배선층을 완성한다.
이와 같은 종래의 금속 플러그 형성 방법에서는 콘택트 홀을 매립하기 위해 금속막을 두껍게 증착한 후, 에치백 등에 의해 콘택트 홀 내부에만 금속막이 남도록 평탄화 하는 데, 이때, 금속막이 과도하게 식각되어 금속 플러그 상부가 움푹 들어가는 문제가 발생한다. 이렇게 금속 플러그 상부에 홈이 발생하게 되면 후속 공정에서 배선층을 연결하고자 할 때 공정상의 어려움이 발생하게 되며, 불량한 스텝 커버리지에 의해 콘택트 홀의 저항이 증가되어 금속 배선층의 신뢰성을 저하시키게 된다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 반도체 소자의 금속 플러그를 형성시 콘택트 홀에 형성되는 금속 플러그 상부가 움푹 들어가는 것을 방지하는 데 있다.
도 1은 종래의 방법에 의해 형성된 반도체 소자의 금속 플러그를 개략적으로 도시한 단면도이고,
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 금속 플러그 형성 방법을 공정 순서에 따라 도시한 공정도이다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 하부 도전막 상부에 증착된 절연막을 포토리소그래피 공정에 의해 선택적으로 식각하여 하부 도전막의 일부가 드러나도록 콘택홀을 형성하고, 베리어 메탈과 콘택트 홀 플러그를 형성하기 위한 금속막을 증착한 다음, 포토리소그래피 공정에 의해 금속막이 콘택트 홀 영역 및 그 상부에만 남도록 패터닝한 후, 에치백 또는 화학 기계적 연마 공정에 의해 평탄화하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 금속 플러그 형성 방법을 공정 순서에 따라 도시한 공정도이다.
먼저, 도 2a에 도시한 바와 같이, 반도체 소자가 형성된 반도체 기판 도는 하부 배선층의 도전막(11)과 상부 배선층을 절연하기 위하여 화학 기상 증착법에 의해 도전막(11) 전면에 절연막(12)을 증착시킨다. 그 다음, 반도체 소자의 전극 연결 및 상, 하부 배선층의 연결을 위하여, 도전막(11)과 상부 배선층이 연결될 부위를 정의하기 위하여 포토리소그래피 공정에 의해 절연막(12)을 선택적으로 식각하여 도전막(11)의 일부가 드러나도록 콘택트 홀을 형성한다. 그리고, 베리어 메탈(13)을 증착하고, 화학 기상 증착법에 의해 텅스텐(W)이나 구리(Cu), 알루미늄(Al), 티타늄(Ti), 질화티타늄(TiN), 은(Ag) 등의 접촉 저항이 낮은 금속막(14)을 2000Å 이상 7000Å 이하의 두께로 두껍게 증착하여 콘택트 홀을 매립한다. 그리고, 후속 포토리소그래피 공정에 의한 광원의 반사를 방지하여 정확한 패턴을 형성하기 위하여 금속막(14) 상부에 반사 방지막(15)을 형성한다.
그 다음, 도 2b에 도시한 바와 같이, 포토리소그래피 공정에 의해 콘택트 홀 상부 영역에만 금속막(14)이 남도록 패터닝한 후, 드러난 베리어 메탈(13)을 제거하고, 세정 공정을 실시한다. 이때, 콘택트 홀 상부로 돌출된 금속막(14) 패턴의 선폭은 콘택트 홀의 선폭보다 조금 크게 형성하여, 포토리소그래피 공정의 마스크 오차에 따른 공정 마진(margin)을 주는 것이 바람직하다. 또한, 포토리소그래피 공정에 의해 금속막(14)을 패터닝하기 위한 식각 공정을 실시할 경우, 일반적인 식각 공정 외에도, 과다 식각(over etch)에 의해 절연막(12) 상부의 금속막(14)을 완전히 제거할 수도 있으며, 부족 식각(under etch)에 의해 절연막(12) 상부에 소정 두께의 금속막(14)이 남도록 패터닝할 수도 있다.
그 다음, 도 2c에 도시한 바와 같이, 에치백 공정이나 화학 기계적 연마 공정(CMP ; chemical mechanical polishing)으로 콘택트 홀 상부로 돌출된 금속막(14) 패턴과 베리어 메탈(13)을 절연막(12) 상부와 평행 되도록 연마하여 콘택트 홀에만 금속막(14)과 베리어 메탈(13)이 남도록 함으로써 상부가 평탄한 금속 플러그를 형성한다. 이때, 금속막(14) 패턴을 평탄화하기 위한 에치백 또는 화학 기계적 연마 공정에서 베리어 메탈(13)이 제거되는 양은 0이상 1500Å이하가 되도록 하는 것이 바람직하며, 평탄화 후 절연막(12) 상부에 남은 베리어 메탈(13)을 제거한다. 그리고, 에치백 또는 화학 기계적 연마 공정에 의한 금속막(14) 패턴의 평탄화시, 베리어 메탈(13)과 절연막(12)이 제거되는 양을 베리어 메탈(13)의 증착된 두께보다 크게 함으로써, 절연막(12) 상부와 금속막 패턴(14)의 상부가 완전한 평행이 되도록 하여 상부 배선층의 형성시 스텝 커버리지를 개선시킨다.
이와는 달리, 금속 플러그와 상부 배선층 형성을 위한 알루미늄과 같은 금속막의 접촉성을 향상시키기 위하여, 에치백 또는 화학 기계적 연마 공정에 의한 금속막 패턴(14)의 평탄화시, 금속막 패턴(14)이 콘택트 홀 상부로 소정 높이로 돌출되도록 형성할 수도 있다.
이후, 반도체 소자와 소자간의 연결 및 패드 연결을 위해 알루미늄과 같은 금속막을 증착한 다음, 패터닝하여 전극을 형성함으로써 반도체 소자의 배선층을 완성한다.
이와 같이 본 발명은 반도체 소자의 전극 연결을 위해 반도체 기판의 소스/드레인, 게이트와 배선층의 연결 또는 상, 하부 배선층의 연결을 위한 금속 플러그의 상부가 움푹 들어가지 않고 평탄하게 형성되도록 함으로써, 후속 공정인 배선층 형성을 위한 금속막 형성 공정을 쉽게 하며, 콘택트 홀의 양호한 스텝 커버리지를 얻을 수 있어 반도체 제조 공정의 수율을 향상시킬 뿐만 아니라 반도체 소자의 금속 배선층의 신뢰성을 향상시킬 수 있다.

Claims (6)

  1. 하부 도전막에 절연막을 증착하고, 포토리소그래피 공정에 의해 상기 절연막을 선택적으로 식각하여 상기 하부 도전막의 일부가 드러나도록 콘택트 홀을 형성하는 단계와;
    상기 콘택트 홀이 형성된 절연막 전면에 베리어 메탈을 얇게 증착하고, 그 상부에 화학 기상 증착법에 의해 금속막을 두껍게 증착하여 상기 콘택트 홀을 매립하는 단계와;
    상기 금속막과 베리어 메탈을 평탄화하여 금속 플러그를 형성하는 단계를 포함하되,
    상기 금속막과 베리어 메탈을 평탄화하기 전, 포토리소그래피 공정에 의해 상기 금속막과 베리어 메탈이 상기 콘택트 홀 영역 및 그 상부에만 남도록 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 플러그 형성 방법.
  2. 제 1 항에 있어서, 상기 금속막의 증착 두께는 2000Å 이상 7000Å 이하로 하는 것을 특징으로 하는 반도체 소자의 금속 플러그 형성 방법.
  3. 제 1 항에 있어서, 상기 금속막과 베리어 메탈을 포토리소그래피 공정에 의해 패터닝하는 단계에서, 포토리소그래피 공정에 의한 식각 공정은 일반적인 식각 공정, 과도 식각 공정, 부족 식각 공정 중 어느 하나의 공정을 이용하는 것을 특징으로 하는 반도체 소자의 금속 플러그 형성 방법.
  4. 제 1 항에 있어서, 상기 금속막과 베리어 메탈을 평탄화하여 금속 플러그를 형성하는 단계에서, 상기 평탄화 공정은 에치백 또는 화학 기계적 연마 공정에 의해 실행하는 것을 특징으로 하는 반도체 소자의 금속 플러그 형성 방법.
  5. 제 1 항 또는 제 4 항에 있어서, 상기 평탄화 공정에 의해 제거되는 베리어 메탈의 양은 0이상 1500Å 이하가 되도록 하는 것을 특징으로 하는 반도체 소자의 금속 플러그 형성 방법.
  6. 제 1 항 또는 제 4 항에 있어서, 상기 평탄화 공정에 의해 제거되는 베리어 메탈과 절연막의 양을 상기 베리어 메탈의 증착 두께보다 크게 하는 것을 특징으로 하는 반도체 소자의 금속 플러그 형성 방법.
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