KR20060082325A - 반도체 소자의 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 본 발명은 금속 배선 상부에 형성되는 MIM 캐패시터의 열적 안정성이 열화 되는 문제를 해결하기 위하여, 금속 배선을 소정 깊이 식각하고, 식각된 단차에 금속 배선을 보호하면서 MIM 캐패시터의 하부 전극을 역할을 하는 금속층을 형성함으로써, MIM 캐패시터의 열적 안정성을 확보할 수 있는 반도체 소자의 형성 방법에 관한 것이다.

Description

반도체 소자의 형성 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들.

도 2a는 2h는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 본 발명은 금속 배선 상부에 형성되는 MIM 캐패시터의 열적 안정성이 열화되는 문제를 해결하기 위하여, 금속 배선을 소정 깊이 식각하고, 식각된 단차에 금속 배선을 보호하면서 MIM 캐패시터의 하부 전극을 역할을 하는 금속층을 형성함으로써, MIM 캐패시터의 열적 안정성을 확보할 수 있는 반도체 소자의 형성 방법에 관한 것이다.

반도체 소자 중 고집적 반도체 소자에 사용되는 캐패시터의 구조로는 폴리실리콘 대 폴리실리콘(Polysilicon to Polysilicon), 폴리실리콘 대 실리콘(Polysilicon to Silicon), 금속층 대 실리콘(Metal to Silicon), 금속층 대 폴리실리콘(Metal to Polysilicon) 및 금속층 대 금속층(Metal to Metal)의 다양한 캐패시터 구조들이 사용되어 왔다. 이들 캐패시터 구조들 중 금속층 대 금속층(Metal to Metal) 또는 금속층/유전막/금속층(Metal Insulator Metal : 이하 MIM) 구조는 직렬 저항(Series Resistance)이 낮아 높은 저장 용량을 갖는 캐패시터를 만들 수 있으며, 열적 안정성 및 VCC가 낮은 장점으로 인하여 현재 캐패시터의 구조로 널리 이용되고 있다.

상기 MIM 캐패시터는 일반적으로 금속 배선 사이에 위치하게 되는데, 그 형성 공정 단계를 거치면서 MIM 캐패시터의 상부 전극층 또는 하부 전극층에 손상이 가해져셔 불량률이 증가하고 반도체 소자의 형성 수율이 저하된다는 문제가 있다.

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.

도 1a를 참조하면, 다마신 절연막 패턴(10)에 의해 형성된 제 1 금속배선(20) 상부에, MIM 캐패시터 형성을 위한 하부 전극층(30), 유전층(40) 및 상부 전극층(50)을 순차적으로 증착한다. 이때, 상부 전극층(50) 및 하부 전극층(20) TaN 또는 TiN 을 이용하여 형성하는 것이 바람직하다.

도 1b를 참조하면, MIM 캐패시터의 하부 전극을 정의하는 감광막 패턴(60)을 형성하고, 제 1 감광막 패턴(60)을 식각마스크로 상부 전극층(50), 유전층(40) 및 하부 전극층(30)을 순차적으로 식각한다.

도 1c를 참조하면, 제 1 감광막 패턴(60)을 제거하고 상부 전극층(50) 상부에 다시 MIM 캐패시터의 상부 전극을 정의하는 제 2 감광막 패턴(65)을 형성한다. 그 다음에는 제 2 감광막 패턴(65)을 식각마스크로 상부 전극층(50)만 식각하여 MIM 캐패시터를 완성한다. 이때, 도 1b의 식각 공정에서 노출된 제 1 금속 배선 (20)이 노출된 영역(ⓐ)에 손상이 가해지게 된다.

도 1d를 참조하면, MIM 캐패시터를 형성한 후 제 1 금속 배선(20)이 확산 되는 것을 방지 및 MIM 캐패시터 보호를 위한 확산방지막(70)을 증착한다.

도 1e를 참조하면, MIM 캐패시터를 포함하는 다마신 절연막 패턴(10) 상부에 제 2 금속 배선 형성용 다마신 절연막 패턴(80)을 형성한 후 제 2 금속 배선(90)을 형성한다.

상술한 바와 같이 종래 기술에 따른 반도체 소자의 MIM 캐패시터 형성 방법은, 그 형성 공정 단계가 매우 복잡하고, 제 1 금속 배선(20)이 노출될 경우 후속의 식각 공정 및 세정하는 공정에서 심각하게 산화가 진행되어 단락이나 단선 등과 같은 치명적인 문제가 발생할 수 있다. 따라서, 반도체 소자의 신뢰성이 저하되는 문제가 있다.

이와 같은 문제를 해결하기 위해서, 비대칭 MIM 캐패시터(Asymmetric MIM Capacitor)가 개발되어 사용되고 있다. 비대칭 MIM 캐패시터는 제 1 금속배선을 캐패시터의 하부 전극으로 사용하는 구조로 형성된다. 비대칭 MIM 캐패시터는 그 형성 공정을 단순하여 생산 비용을 효과적으로 감소시킬 수 있으나, 후속의 열처리 공정에서 제 1 금속 배선과 유전층 사이에 보이드가 발생하거나 상기 두 층의 접합력이 감소하여 결함이 발생하게 된다. 따라서, 반도체 소자의 안정성이 감소하게 되는 문제가 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명은 비대칭 MIM 캐패시터를 형성하는데 있어서 금속 배선을 소정 깊이 식각하고, 식각된 단차에 금속 배선을 보호하면서 MIM 캐패시터의 하부 전극을 역할을 하는 금속층을 형성함으로써, MIM 캐패시터의 열적 안정성을 확보하고 반도체 소자의 형성 수율을 향상시킬 수 있는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.

본 발명은 상기와 같은 목적을 달성하기 위한 것으로서,

(a) 반도체 기판 상부의 다마신 절연막 패턴 내에 금속 배선을 형성하는 단계와,

(b) 상기 금속 배선을 상부로부터 소정 두께 식각하는 단계와,

(c) 상기 식각된 금속 배선 상부에 금속층을 형성하는 단계와,

(d) 상기 금속층 및 다마신 절연막 패턴을 평탄화하는 단계와,

(e) 상기 금속층 및 다마신 절연막 패턴 상부에 제 1 식각정지막을 형성하는 단계와,

(f) 상기 제 1 식각 정지막 상부에 MIM 캐패시터의 상부 전극층 및 제 2 식각정지막을 순차적으로 적층하는 단계 및

(g) 상기 제 2 식각정지막 및 상부 전극층을 식각하여 MIM 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 대하여 자세히 설명하면 다음과 같다.

도 2a는 2h는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이 다.

도 2a를 참조하면, 반도체 기판(미도시) 상부에 다마신 절연막 패턴(100)을 이용한 금속 배선(110)을 형성한다. 이때, 다마신 절연막 패턴(100)은 금속 배선용 콘택홀(미도시) 및 트렌치를 구비한 층간절연막으로, 상기 금속 배선용 콘택홀 및 트렌치에 금속 물질을 매립하여 금속 배선(110)을 형성할 수 있는 층간절연막 패턴이다. 여기에서, 도 2a는 금속 배선용 트렌치에 금속 배선(110)이 형성된 것을 도시한 것이다.

도 2b를 참조하면, 금속 배선(110)을 소정 깊이 식각하여 상기 다마신 절연막 패턴(100)과 단차가 형성되도록 한다. 이때, 단차의 깊이는 100 ~ 1000Å 이 되도록 형성하고, 금속 배선 물질이 Cu 인 경우 묽은 HNO₃ 용액(120)을 이용하여 식각하는 것이 바람직하다.

도 2c를 참조하면, 도 2b의 식각 공정에서 금속 배선(110)의 표면에 산소 또는 탄소계열의 불순물이 형성되는데, H+ (130) 반응 세정 RPC(Reactive Pre-Cleaning : 이하 RPC) 공정을 수행하여 단차 내에 형성된 불순물을 제거한다.

도 2d를 참조하면, 단차 내의 금속 배선(110) 상부에 선택적으로 형성되며 MIM 캐패시터의 하부 전극 역할을 하는 금속층(140)을 형성한다. 이때, 금속층(140)은 W, Ta 및 Ru 중 선택된 어느 하나를 이용하여 형성하며, 100 ~ 1000Å의 두께로 형성한다. 다음에는, CMP 공정을 수행하여 금속층(140)을 절연시키는 공정을 수행한다.

금속층(140)을 형성하는 다른 실시예로, WCoP 박막으로 무전해 도금법을 이용하여 단차 내부를 선택적으로 채우면서 형성하는 방법이 있다. 이때, WCoP는 W, Co 및 P 로 이루어진 금속으로 금속 배선(110) 상부에 선택적인 성장(Selective Growth)이 가능한 것이다. 따라서, 후속의 CMP 공정을 수행할 필요가 없기 때문에 공정을 더 단순화 할 수 있다.

도 2e를 참조하면, 금속층(140) 및 다마신 절연막 패턴(100)을 평탄화 한다.

도 2f를 참조하면, 평탄화된 금속층(140) 및 다마신 절연막 패턴(100) 상부에 제 1 식각정지막(150)을 형성한다. 이때, 제 1 식각정지막(150)은 MIM 캐패시터의 유전층으로 기능하며, 제 1 식각정지막(150)을 형성하기 전에 NH₃ 또는 N₂ 플라즈마 처리를 수행하여 금속층(140)의 표면에 형성되어 있는 불균일한 자연 산화막을 제거하는 것이 바람직하다. 또는 금속층(140)의 표면을 균일하게 질화시킨 다음에 후속 공정을 진행하는 것이 바람직한데, 이는 금속층(140)을 형성한 후 후속 공정으로 제 1 식각정지막(150)을 형성하는 공정에서 금속층(140)의 표면에 발생되는 불균일한 자연 산화막에 의하여 누설전류(Leakage Current)가 증가하는 문제를 방지하고, 제 1 식각정지막(150)이 전체 표면에 균일하게 증착되어 금속층(140)의 밀도를 높이기 위한 것이다.

도 2g를 참조하면, 제 1 식각정지막(150) 상부에 MIM 캐패시터의 상부 전극층(160) 및 제 2 식각정지막(170)을 순차적으로 적층한다. 이때, 상부 전극층(160)은 WN, MoN 및 TaN 중 선택된 어느 하나를 이용하여 형성하는 것이 바람직하다. 제 2 식각정지막(170)은 MIM 캐패시터를 보호하는 역할을 하게 된다.

도 2h를 참조하면, MIM 캐패시터를 정의하는 마스크(미도시)를 이용한 사진 식각 공정으로 제 2 식각정지막(170) 및 상부 전극층(160)을 식각하여 MIM 캐패시터를 형성 한다. 이때, 금속 배선(110)은 하부 전극층, 제 1 식각정지막(150)은 유전층 및 상부 전극층(160)으로 구성되는 MIM 캐패시터가 형성된다. 여기에서, 금속층(140)은 금속 배선(110)의 열적 안정성이 감소하는 것을 방지하는 역할을 하며, 제 2 식각정지막은 MIM 캐패시터를 보호하는 역할을 하게 된다.

이상에서 설명한 바와 같이, 본 발명은 비대칭 MIM 캐패시터를 형성하는데 있어서 금속 배선을 소정 깊이 식각하고, 식각된 단차에 금속 배선 보호를 위한 금속층을 형성함으로써 MIM 캐패시터의 열적 안정성을 확보할 수 있다. 금속층은 금속 배선과 제 1 식각정지막의 접착력을 향상시키므로 결함이나 보이드 발생을 억제하고 MIM 캐패시터의 구조적인 높이를 감소시킬 수 있으므로 반도체 소자의 고집적화에 유리하다. 따라서, 반도체 소자의 특성을 향상시키고, 수율을 향상시킬 수 있는 효과를 제공한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

1. (a) 반도체 기판 상부의 다마신 절연막 패턴 내에 금속 배선을 형성하는 단계;

   (b) 상기 금속 배선을 상부로부터 소정 두께 식각하는 단계;

   (c) 상기 식각된 금속 배선 상부에 금속층을 형성하는 단계;

   (d) 상기 금속층 및 다마신 절연막 패턴을 평탄화하는 단계;

   (e) 상기 금속층 및 다마신 절연막 패턴 상부에 제 1 식각정지막을 형성하는 단계;

   (f) 상기 제 1 식각 정지막 상부에 MIM 캐패시터의 상부 전극층 및 제 2 식각정지막을 순차적으로 적층하는 단계; 및

   (g) 상기 제 2 식각정지막 및 상부 전극층을 식각하여 MIM 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
2. 제 1 항에 있어서,

   상기 (b) 단계의 식각 공정은 묽은 HNO₃ 용액을 이용하여 100 ~ 1000Å 만큼 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.
3. 제 1 항에 있어서,

   상기 (c) 단계의 금속층은 W, Ta 및 Ru 중 선택된 어느 하나를 이용하여 형성하며, 100 ~ 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
4. 제 1 항에 있어서,

   상기 (c) 단계의 금속층은 WCoP 박막으로 무전해 도금법을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
5. 제 1 항에 있어서,

   상기 (b) 단계를 수행한 후 H+ 반응 세정 공정을 수행하여 상기 금속층 상부의 불순물을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
6. 제 1 항에 있어서,

   상기 (c) 단계를 수행한 후 NH₃ 또는 N₂ 플라즈마 처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
7. 제 1 항에 있어서,

   상기 (f) 단계의 상부 전극층은 WN, MoN 및 TaN 중 선택된 어느 하나를 이용 하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.

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