TW201924048A - 鰭式場效電晶體（ＦｉｎＦＥＴ）裝置結構 - Google Patents

鰭式場效電晶體（ＦｉｎＦＥＴ）裝置結構 Download PDF

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TW201924048A
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張中懷
王朝勳
趙高毅
王美勻
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Abstract

本揭露提供一種鰭式場效電晶體裝置結構。鰭式場效電晶體裝置結構包括在鰭結構上形成閘極結構和在鰭結構上形成源極/汲極接觸結構。鰭式場效電晶體裝置結構也包括在源極/汲極接觸結構上形成源極/汲極導電插塞，且源極/汲極導電插塞包括第一阻障層和第一導電層。鰭式場效電晶體裝置結構包括在閘極結構上形成閘極接觸結構，且閘極接觸結構包括第二阻障層和第二導電層。鰭式場效電晶體裝置結構包括第一隔離層圍繞源極/汲極導電插塞，且第一阻障層在第一隔離層和第一導電層之間。第二隔離層圍繞閘極接觸結構，且第二阻障層在第二隔離層和第二導電層之間。

Description

鰭式場效電晶體(FinFET)裝置結構
本揭露係有關於一種半導體結構之製造方法，且特別有關於隔離層結構及其製造方法。
半導體裝置用於各種電子應用，例如個人電腦、手機、數位相機、和其他電子設備。半導體裝置的製造通常透過在半導體基底上依序沉積絕緣或介電層、導電層、和半導體材料層，並使用微影技術來圖案化各種材料層以在其上形成電路元件部分。許多積體電路通常在單一半導體晶圓上製造，且晶片上的各別晶粒沿著積體電路間的切割道切割而被單粒化。例如在多晶片封裝模組或在其他類型的封裝中，個別晶粒通常被分開來封裝。
隨著半導體工業發展進入奈米技術製程節點以追求更高的裝置密度、更佳的性能、和更低的成本，來自製造和設計問題的挑戰產生了三維設計的發展，例如鰭式場效電晶體(fin field effect transistor，FinFET)。FinFET的製造具有從基底延伸的薄垂直式”鰭片”(或鰭結構)。在垂直的鰭片中形成FinFET的通道，閘極則提供在鰭片上。FinFET的優點可包括減少短通道效應並提供更高的電流。
本揭露包括一種鰭式場效電晶體裝置結構，此結構包括在鰭結構上形成閘極結構，在鰭結構上形成源極/汲極接觸結構，在源極/汲極接觸結構上形成源極/汲極導電插塞，其中源極/汲極導電插塞包括第一阻障層和第一導電層，在閘極結構上形成閘極接觸結構，其中閘極接觸結構包括第二阻障層和第二導電層，第一隔離層圍繞源極/汲極導電插塞，其中第一阻障層在第一隔離層和第一導電層之間，以及第二隔離層圍繞閘極接觸結構，其中第二阻障層在第二隔離層和第二導電層之間。
本揭露包括一種鰭式場效電晶體裝置結構，此結構包括在基底上形成鰭結構，在鰭結構上形成閘極結構，鄰近於閘極結構形成源極/汲極接觸結構，在源極/汲極接觸結構上形成源極/汲極導電插塞，其中源極/汲極導電插塞電性連接到源極/汲極接觸結構，在源極/汲極導電插塞側壁表面上形成第一隔離層，其中第一隔離層由高介電常數介電材料形成，在閘極結構上形成閘極接觸結構，其中閘極接觸結構電性連接到閘極結構，以及在閘極接觸結構側壁表面上形成第二隔離層，其中第二隔離層由介電常數介電材料形成。
本揭露包括一種鰭式場效電晶體裝置結構的方法，此方法包括在鰭結構上形成閘極結構，鄰近於閘極結構形成源極/汲極接觸結構，在閘極結構和源極/汲極接觸結構上形成介電層，在介電層中形成第一凹槽和第二凹槽，其中第一凹槽在源極/汲極接觸結構上，且第二凹槽在閘極結構上， 在第一凹槽的側壁表面上形成第一隔離層和在第二凹槽的側壁表面上形成第二隔離層，在第一隔離層上形成源極/汲極導電插塞，其中源極/汲極導電插塞包括第一阻障層和第一導電層，且第一阻障層在第一隔離層和第一導電層之間，以及在第二隔離層上形成閘極接觸結構，其中閘極接觸結構包括第二阻障層和第二導電層，且第二阻障層在第二隔離層和第二導電層之間。
100a‧‧‧FinFET裝置結構
102‧‧‧基底
104‧‧‧介電層
106‧‧‧遮罩層
108‧‧‧光阻層
110‧‧‧鰭結構
112‧‧‧絕緣層
114‧‧‧隔離結構
116‧‧‧虛設閘極介電層
120‧‧‧虛設閘極結構
122‧‧‧閘極間隔層
124‧‧‧源極/汲極結構
128‧‧‧ILD結構
130‧‧‧溝槽
134‧‧‧第一閘極介電層
136‧‧‧功函數層
138‧‧‧閘極電極層
140‧‧‧閘極結構
142‧‧‧第一介電層
143‧‧‧溝槽
144‧‧‧黏著層
146‧‧‧金屬層
148‧‧‧源極/汲極接觸結構
150‧‧‧蝕刻終止層
151‧‧‧第一凹槽
152‧‧‧第二介電層
153‧‧‧第二凹槽
154‧‧‧隔離材料
156‧‧‧第一隔離層
157‧‧‧第一孔洞
158‧‧‧第二隔離層
159‧‧‧第二孔洞
162‧‧‧阻障層
164‧‧‧第二導電層
166‧‧‧源極/汲極導電插塞
168‧‧‧閘極接觸結構
H1‧‧‧第一高度
H2‧‧‧第二高度
D1‧‧‧深度
T1‧‧‧厚度
W1‧‧‧第一底部寬度
W2‧‧‧第二底部寬度
W3‧‧‧第三寬度
W4‧‧‧第四寬度
d1‧‧‧第一距離
d2‧‧‧第二距離
R1‧‧‧第一半徑
R2‧‧‧第二半徑
當結合附圖閱讀時，從以下詳細描述中可以最好地理解本揭露之各面向。應注意的是，依據在業界的標準做法，各種部件並未按照比例繪製。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本揭露的部件。
根據本揭露的一些實施例，第1A-1L圖顯示形成FinFET裝置結構的各階段的透視圖。
根據本揭露的一些實施例，第2A-2G圖顯示在第1J圖顯示的FinFET裝置結構之後形成FinFET裝置結構的各階段的剖面圖。
根據本揭露的一些實施例，第2H圖顯示改良的FinFET裝置結構的剖面圖。
根據本揭露的一些實施例，第3圖顯示改良的FinFET裝置結構的剖面圖。
根據本揭露的一些實施例，第4圖顯示改良的FinFET裝置結構的剖面圖。
根據本揭露的一些實施例，第5圖顯示改良的FinFET裝置 結構的剖面圖。
根據本揭露的一些實施例，第6圖顯示改良的FinFET裝置結構的剖面圖。
根據本揭露的一些實施例，第7圖顯示FinFET裝置結構的俯視圖。
根據本揭露的一些實施例，第8圖顯示第7圖的區域A的放大剖面圖。
以下內容提供了很多不同的實施例或範例，用於實現本揭露實施例的不同部件。組件和配置的具體實施例或範例描述如下，以簡化本揭露實施例。當然，這些僅僅是範例，並非用以限定本揭露實施例。敘述中若提及第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本揭露實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。
本文描述了各種實施例。在各種視圖及說明性實施例中，相似的元件係以相似的標號所描述。應理解的是，可在本文所述的方法之前、中、後提供額外的操作，且在本方法其他實施例中可替換或減去所述的一些操作。
可透過任何適當的方法將鰭片圖案化。舉例而言，鰭片的圖案化可使用一或多道微影製程，其包含雙重圖 案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合微影技術和自對準(self-aligned)製程，使得將產生的圖案，例如其節距(pitch)小於使用單一且直接微影製程所得到的圖案。舉例而言，在一實施例中，在基底之上形成犧牲層，且使用微影製程將犧牲層圖案化。使用自對準製程沿著圖案化犧牲層側邊形成間隔物。接著移除犧牲層。然後移除犧牲層，並且之後剩餘的間隔物可用於將鰭片圖案化。
以下提供用於形成鰭式場效電晶體(fin field effect transistor，FinFET)裝置結構的實施例。根據本揭露的一些實施例，第1A-1L圖顯示形成FinFET裝置結構100a的各階段的透視圖。
參考第1A圖，以下提供基底102。基底102可由矽或其他半導體材料形成。基底102可替代地或額外地包括其他元素半導體材料，例如鍺。在一些實施例中，基底102由化合物半導體形成，例如碳化矽、砷化鎵、砷化銦、或磷化銦。在一些實施例中，基底102由合金半導體形成，例如矽鍺、碳化矽鍺、磷化鎵砷、或磷化鎵銦。在一些實施例中，基底102包括磊晶層。例如，基底102具有覆蓋在整塊半導體上的磊晶層。
之後，在基底102上形成介電層104和遮罩層106，且在遮罩層106上形成光阻層108。可透過圖案化製程來圖案化光阻層108。圖案化製程包括微影製程和蝕刻製程。微影製程包括光阻塗佈(例如：旋塗)、軟烤、光罩對準、曝光、曝光後烘烤、顯影光阻、清洗及乾燥(例如：硬烤)。蝕刻製程 可包括乾式蝕刻製程或濕式蝕刻製程。
介電層104是基底102和遮罩層106之間的緩衝層。此外，當移除遮罩層106時，介電層104作為終止層。介電層104可由氧化矽形成。遮罩層106可由氧化矽、氮化矽、氮氧化矽、或其他合適的材料形成。在一些其他實施例中，在介電層104上形成一個以上的遮罩層106。
可透過沉積製程形成介電層104和遮罩層106，例如化學氣相沉積(chemical vapor deposition，CVD)製程、高密度電漿化學氣相沉積(high-density plasma chemical vapor deposition，HDPCVD)製程、旋轉塗佈製程、濺鍍製程、或其他合適的製程。
如第1B圖所示，根據一些實施例，圖案化光阻層108後，透過使用圖案化的光阻層108作為遮罩來圖案化介電層104和遮罩層106。如此一來，得到圖案化的墊層104和圖案化的遮罩層106。之後，移除圖案化的光阻層108。
然後，透過使用圖案化的介電層104和圖案化的遮罩層106作為遮罩，在基底102上執行蝕刻製程以形成鰭結構110。蝕刻製程可為乾式蝕刻製程或濕式蝕刻製程。
在一些實施例中，使用乾式蝕刻製程來蝕刻基底102。乾式蝕刻製程包括使用氟基蝕刻劑氣體，例如SF6、CxFy、NF3、或上述之組合。蝕刻製程可為時間控制的製程且持續直到鰭結構110達到預定高度為止。在一些其他實施例中，鰭結構110具有從頂部到下部逐漸增加的寬度。
如第1C圖所示，根據一些實施例，在形成鰭結構 110後，形成絕緣層112以覆蓋基底102上的鰭結構110。
在一些實施例中，絕緣層112由氧化矽、氮化矽、氮氧化矽、氟化矽酸鹽玻璃(fluoride-doped silicate glass，FSG)、或另一種低介電常數介電材料形成。可透過化學氣相沉積(chemical vapor deposition，CVD)製程、旋塗玻璃製程、或其他合適的製程來沉積絕緣層112。
之後，薄化或平坦化絕緣層112以暴露圖案化的遮罩層106的頂表面。在一些實施例中，透過化學機械研磨(chemical mechanical polishing，CMP)製程來薄化絕緣層112。之後，移除圖案化的介電層104和圖案化的遮罩層106。
之後，如第1D圖所示，根據一些實施例，移除一部分的絕緣層112以形成隔離結構114。隔離結構114可為圍繞鰭結構110的淺溝槽隔離(shallow trench isolation，STI)結構。隔離結構114圍繞鰭結構110的下部，且鰭結構110的上部從隔離結構114突出。換言之，一部分的鰭結構110嵌入隔離結構114中。隔離結構114防止了電干擾和串擾。
之後，如第1E圖所示，根據一些實施例，形成橫跨鰭結構110且在隔離結構114上延伸的虛設閘極結構120。在一些實施例中，虛設閘極結構120包括虛設閘極介電層116和在虛設閘極介電層116上形成的虛設閘極電極層118。在形成虛設閘極結構120後，在虛設閘極結構120的相對側壁表面上形成閘極間隔層122。閘極間隔層122可為單層或多層。
為了改善FinFET裝置結構100的速度，閘極間隔層122由低介電常數介電材料形成。在一些實施例中，低介電 常數介電材料具有小於4的介電常數(k值)。低介電常數介電材料的例子包括但不限於氟化矽酸鹽玻璃(fluoride-doped silicate glass，FSG)、碳摻雜氧化矽、非晶氟化碳、聚對二甲苯、雙苯環丁烯(bis-benzocyclobutenes，BCB)、或聚醯亞胺。
在一些其他實施例中，閘極間隔層122由極低介電常數(extreme low-k，ELK)材料形成，其介電常數(k)小於約2.5。在一些實施例中，ELK介電材料包括碳摻雜的氧化矽、非晶氟化碳、聚對二甲苯、雙苯環丁烯(bis-benzocyclobutenes，BCB)、聚四氟乙烯(polytetrafluoroethylene，PTFE)(Teflon)、或碳氧化矽聚合物(silicon oxycarbide polymers，SiOC)。在一些實施例中，ELK介電材料包括現有介電材料的多孔形式，例如氫倍半矽氧烷(hydrogen silsesquioxane，HSQ)、多孔甲基倍半矽氧烷(methyl silsesquioxane，MSQ)、多孔聚芳醚(polyarylether，PAE)、多孔SiLK、或多孔氧化矽(silicon oxide，SiO2)。
之後，在鰭結構110上形成源極/汲極(source/drain，S/D)結構124。在一些實施例中，將鄰近於虛設閘極結構120的部分鰭結構110凹蝕以在鰭結構110的兩側形成凹槽，且透過磊晶(epitaxial，epi)製程在凹槽中成長應變材料以形成源極/汲極結構124。此外，應變材料的晶格常數可與基底102的晶格常數不同。在一些實施例中，源極/汲極結構124包括Ge、SiGe、InAs、InGaAs、InSb、GaAs、GaSb、InAlP、InP或類似材料。
在形成源極/汲極(source/drain，S/D)結構124後，在基底102上形成接觸蝕刻終止層(contact etch stop layer，CESL)(未顯示)，且在接觸蝕刻終止層上形成層間介電(inter-layer dielectric，ILD)結構128。在一些其他實施例中，CESL由氮化矽、氮氧化矽、和/或其他合適的材料形成。接觸蝕刻終止層可透過電漿增強型CVD、低壓CVD、ALD、或其他合適的製程形成。
ILD結構128可包括由多種介電材料形成的多層，例如氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(tetraethoxysilane，TEOS)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、低介電常數介電材料、和/或其他合適的介電材料。低介電常數介電材料的例子包括但不限於氟化矽酸鹽玻璃(fluoride-doped silicate glass，FSG)、碳摻雜氧化矽、非晶氟化碳、聚對二甲苯、雙苯環丁烯(bis-benzocyclobutenes，BCB)、或聚醯亞胺。ILD結構128可透過化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、旋塗、或其他合適的製程形成。
之後，在ILD結構128上執行研磨製程直到暴露出虛設閘極結構120的頂表面。在一些實施例中，透過化學機械研磨(chemical mechanical polishing，CMP)製程來平坦化ILD結構128。
之後，如第1F圖所示，根據一些實施例，移除虛 設閘極結構120以在ILD結構128中形成溝槽130。可透過蝕刻製程來移除虛設閘極介電層116和虛設閘極電極層118，例如乾式蝕刻製程或濕式蝕刻製程。
然後，如第1G圖所示，根據一些實施例，在溝槽130中形成閘極結構140。閘極結構140包括閘極介電層134和閘極電極層138。
閘極介電層134可為單層或多層。閘極介電層134由氧化矽(silicon oxide，SiOx)、氮化矽(silicon nitride，SixNy)、氮氧化矽(silicon oxynitride，SiON)、具有高介電常數(高-k)的介電材料，或上述之組合形成。在一些實施例中，透過電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)製程或透過旋塗製程來沉積閘極介電層134。高介電常數材料可為氧化鉿(hafnium oxide，HfO2)、氧化鋯(zirconium oxide，ZrO2)、氧化鑭(lanthanum oxide，La2O3)、氧化釔(yttrium oxide，Y2O3)、氧化鋁(aluminum oxide，Al2O3)、氧化鈦(titanium oxide，TiO2)，或其他合適的材料。
閘極電極層138由導電材料形成，例如鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)或其他合適的材料。在一些實施例中，閘極電極層138包括功函數層。功函數層由金屬材料形成，金屬材料可包括N-功函數金屬或P-功函數金屬。N-功函數金屬包括鎢(W)、銅(Cu)、鈦(Ti)、銀(Ag)、鋁(Al)、鈦鋁合金(TiAl)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮化鉭矽(TaSiN)、錳(Mn)、鋯(Zr)、或上述之組 合。P-功函數金屬包括氮化鈦(TiN)、氮化鎢(WN)、氮化鉭(TaN)、釕(Ru)、或上述之組合。
可透過沉積製程形成閘極電極層138，例如化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、高密度電漿CVD(high density plasma CVD，HDPCVD)、金屬有機CVD(metal organic CVD，MOCVD)、或電漿增強CVD(plasma enhanced chemical vapor deposition，PECVD)。
然後，如第1H圖所示，根據一些實施例，在閘極結構140上和ILD結構128上形成第一介電層142。
第一介電層142可為單層或多層。第一介電層142由氧化矽(silicon oxide，SiOx)、氮化矽(silicon nitride，SixNy)、氮氧化矽(silicon oxynitride，SiON)、具有低介電常數(低-k)的介電材料、或上述之組合形成。在一些實施例中，第一介電層142由極低介電常數(extreme low-k，ELK)介電材料形成，其介電常數(k)小於約2.5。在一些實施例中，ELK介電材料包括碳摻雜的氧化矽、非晶氟化碳、聚對二甲苯、雙苯環丁烯(bis-benzocyclobutenes，BCB)、聚四氟乙烯(polytetrafluoroethylene，PTFE)(Teflon)、或碳氧化矽聚合物(silicon oxycarbide polymers，SiOC)。在一些實施例中，ELK介電材料包括現有介電材料的多孔形式，例如氫倍半矽氧烷(hydrogen silsesquioxane，HSQ)、多孔甲基倍半矽氧烷(methyl silsesquioxane，MSQ)、多孔聚芳醚(polyarylether， PAE)、多孔SiLK、或多孔氧化矽(silicon oxide，SiO2)。在一些實施例中，透過電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)製程或透過旋塗製程來沉積介電層142。
之後，如第1I圖所示，根據一些實施例，移除第一介電層142的一部分和ILD結構128的一部分以形成溝槽143。如此一來，源極/汲極結構124經由溝槽143暴露出來。
隨後，如第1J所示，根據一些實施例，在溝槽143的側壁表面中形成黏著層144，且在黏著層144上形成金屬層146。可透過黏著層144和金屬層146建構源極/汲極接觸結構148。源極/汲極接觸結構148電性連接到源極/汲極結構124。源極/汲極接觸結構148的頂表面高於閘極結構140的頂表面。
之後，如第1K圖所示，根據一些實施例，在第一介電層142上形成蝕刻終止層150和第二介電層152。
然後，如第1L圖所示，根據一些實施例，移除第二介電層152的一部分和蝕刻終止層150的一部份以在源極/汲極接觸結構148上形成第一凹槽151。此外，移除第二介電層152的一部分、蝕刻終止層150的一部分和第一介電層142的一部份以在閘極結構140上形成第二凹槽153。
根據本揭露的一些實施例，第2A-2G圖顯示在第1I圖的FinFET裝置結構後形成FinFET裝置結構100a的各階段的剖面圖。第2A圖是沿第1J圖的II'線截取的剖面圖。
如第2A圖所示，根據一些實施例，在溝槽143的側壁表面中形成黏著層144，且在黏著層144上形成金屬層 146。可透過黏著層144和金屬層146建構源極/汲極接觸結構148。源極/汲極接觸結構148電性連接到源極/汲極結構124。
然後，如第2B圖所示，根據一些實施例，在第一介電層142上形成蝕刻終止層150和第二介電層152。
隨後，如第2C圖所示，根據一些實施例，第一凹槽151和第二凹槽153分別在源極/汲極接觸結構148和閘極結構140上形成。
可透過第一凹槽151暴露出源極/汲極接觸結構148的頂表面，且透過第二凹槽153暴露出閘極結構140的頂表面。在一些實施例中，暴露出閘極電極層138的頂表面，但不暴露出閘極介電層134的頂表面。在一些實施例中，暴露出金屬層146的頂表面和黏著層144的頂表面。
應注意的是，在蝕刻過程中第一凹槽151和第二凹槽153同時形成。蝕刻製程可包括多次蝕刻步驟。
在一些其他實施例中，如第4圖所示，略微蝕刻閘極電極層138的頂部，因此閘極電極層138的頂表面低於閘極介電層134的頂表面。
在一些實施例中，第一介電層142具有第一高度H1、蝕刻終止層150的高度和第二介電層152的高度的和為第二高度H2。在一些實施例中，第一高度H1在約10nm至約15nm的範圍內。在一些實施例中，第二高度H2在約30nm至約60nm的範圍內。
在一些實施例中，第一凹槽151具有從頂部到底部逐漸變細的寬度(tapered width)。在一些實施例中，第一凹 槽151具有第一底寬度W1。在一些實施例中，第二凹槽153具有從頂部到底部逐漸變細的寬度。在一些實施例中，第二凹槽153具有第二底寬度W2。第一凹槽151的第一底寬度W1小於第二凹槽153的第二底寬度W2。在一些實施例中，第一底寬度W1在約14nm至約24nm的範圍內。在一些其他實施例中，第二底寬度W2在約12nm至約22nm的範圍內。
如第2C圖所示，第一凹槽151的深寬比(深度與寬度的比例)在約0.4至約1.2的範圍內。第二凹槽153的深寬比在約1.5至約6.5的範圍內。如果隔離材料154(稍後形成)太厚，則其他填充材料以高深寬比填充到第二凹槽153中會很困難。因此，隔離材料154(稍後形成)應該要夠薄且不佔據第二凹槽153太多區域。
然後，如第2D圖所示，根據一些實施例，在第一凹槽151的側壁和底表面上以及第二凹槽153的側壁和底表面上形成隔離材料154。
隔離材料154由高介電常數材料形成。“高-k”一詞指的是高介電常數。在半導體裝置結構和製造製程的領域中，高-k指的是大於SiO2的介電常數的介電常數(例如：大於3.9)。在一些實施例中，隔離材料154的介電常數(k值)在約4至約11的範圍內。隔離材料的高介電常數材料係用以改善隔離效果。在一些實施例中，高介電常數材料包括氮化矽(silicon nitride，SiN)、碳氮化矽(silicon carbon nitride，SiCN)、氮氧化矽、氧化鉿、氧化鋯、氧化鋁、或其他合適的材料。
在一些實施例中，透過沉積製程形成隔離材料154，例如化學氣相沉積(chemical vapor deposition，CVD)製程、物理氣相沉積(physical vapor deposition，PVD)製程、原子層沉積(atomic layer deposition，ALD)製程、電鍍製程、或其他可用的製程。在一些實施例中，當透過原子層沉積製程形成隔離材料154時，前驅物材料包括二氯矽烷(dichlorosilane，DCS)。在一些實施方案中，在約200度至約550度的溫度下執行ALD製程。
為了避免損害源極/汲極接觸結構148的金屬層146的材料，ALD製程的溫度受到良好控制。在一些實施例中，當源極/汲極接觸結構148的金屬層146由鎢(W)形成時，在溫度約200度至約550度的範圍內執行ALD製程。在一些其他實施例中，當源極/汲極接觸結構148的金屬層146由鈷(Co)形成時，在溫度約200度至約350度的範圍內執行ALD製程。
之後，如第2E圖所示，根據一些實施例，移除隔離材料154的一部分以在源極/汲極接觸結構148上形成第一隔離層156，且在閘極結構140上形成第二隔離層158。
更具體地，移除直接在第二介電層152上形成的隔離材料154的第一部分，且移除直接在閘極電極層138和金屬層146上形成的隔離材料154的第二部分。也就是說，移除隔離材料154的水平部分，但留下隔離材料154的垂直部分的一部分。應注意的是，隔離材料154的垂直部分的一部分留在第一凹槽151的側壁表面上和第二凹槽153的側壁表面上。閘極電極層138的頂表面未被第二隔離層158覆蓋，且金屬層146 的頂表面未被第一隔離層156覆蓋。
應當注意的是，由於透過蝕刻製程移除垂直部分的一部分以形成第一孔洞157和第二孔洞159。第一孔洞157直接位於第一隔離層156上，第二孔洞159直接位於第二隔離層158上方。
在一些實施例中，透過使用乾式蝕刻製程和灰化製程來移除隔離材料154的該部分。蝕刻製程係用以移除額外的隔離材料154，且灰化製程係用以移除副產物。在一些實施例中，隔離材料154對第二介電層152的蝕刻選擇比在約4至約10的範圍內。
在一些實施例中，在乾式蝕刻製程中使用的蝕刻劑氣體包括含氟氣體，例如四氟化碳(carbon tetrafluoride，CF4)、全氟乙烷(perfluoroethane，C2F6)、或三氟氯甲烷(chlorotrifluoromethane，CF3Cl)、和氫氣(H2)。此外，蝕刻劑氣體可包括惰性氣體，例如氬(Ar)、氦(He)、二氧化碳(CO2)、氧(O2)、氮(N2)、或其他合適的氣體。在一些實施例中，在溫度約50度至約100度的範圍內執行乾式蝕刻製程。在一些其他實施例中，在壓力約10毫托至約100毫托的範圍內執行乾式蝕刻製程。在一些實施例中，灰化製程中使用的灰化氣體包括氮氣(N2)和氫氣(H2)。
應注意的是，第一隔離層156的介電常數(k值)或第二隔離層158的介電常數大於第一介電層142的介電常數。第一隔離層156的介電常數或第二隔離層158的介電常數小於第一閘極介電層134的介電常數。
如第2E圖所示，蝕刻終止層150的頂表面高於第二隔離層158的底表面且低於第一隔離層156的頂表面。在一些實施例中，第一介電層142具有第一高度H1，蝕刻終止層150的高度和第二介電層152的高度的和為第二高度H2。在一些實施例中，第一高度H1在約10nm至約15nm的範圍內。在一些實施例中，第二高度H2在約30nm至約60nm的範圍內。在一些實施例中，每個第一孔洞157和第二孔洞159都具有深度D1，其從第二介電層152的頂表面到第一隔離層156的頂表面或第二隔離層158的頂表面量測。在一些實施例中，深度D1在約3nm至約15nm的範圍內。
第一隔離層156和第二隔離層158各具有厚度T1。在一些實施例中，厚度T1在約1nm至約3nm的範圍內。如果厚度T1太小，隔離效果可能會不夠好。如果厚度T1太大，無法縮小源極/汲極導電插塞166和閘極接觸結構168間的距離。
然後，如第2F圖所示，根據一些實施例，在第一凹槽151、第一孔洞157，第二凹槽153、和第二孔洞159中形成阻障層162。之後，在阻障層162上形成第二導電層164。換言之，以阻障層162和第二導電層164填充第一凹槽151和第一孔洞157，且以阻障層162和第二導電層164填充第二凹槽153和第二孔洞159。
在一些實施例中，阻障層162由鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、鈷鎢(CoW)、或其他合適的材料形成。在一些實施例中，透過沉積製程形成阻障層162，例如化學氣相沉積製程、物理氣相沉積製程、原子層沉積製 程、電鍍製程、或其他可用的製程。
在一些實施例中，第二導電層164由鎢(W)、鈷(Co)、鈦(Ti)、鋁(Al)、銅(Cu)、鉭(Ta)、鉑(Pt)、鉬(Mo)、銀(Ag)、錳(Mn)、鋯(Zr)、釕(Ru)、或其他應用性材料形成。在一些實施例中，透過沉積製程形成第二導電層164，例如化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程、電鍍製程、或其他可用的製程。
之後，如第2G圖所示，根據一些實施例，在阻障層162和第二導電層164上執行研磨製程以形成源極/汲極導電插塞166和閘極接觸結構168。由阻障層162和第二導電層164建構源極/汲極導電插塞166，由阻障層162和第二導電層164建構閘極接觸結構168。因為源極/汲極導電插塞166和閘極接觸結構168同時形成，源極/汲極導電插塞166和閘極接觸結構168都具有相同的結構。
在源極/汲極接觸結構148上形成源極/汲極導電插塞166且電性連接到源極/汲極接觸結構148。在閘極結構140上形成閘極接觸結構168且電性連接到閘極結構140。在一些實施例中，阻障層162具有U形結構。在源極/汲極導電插塞166中，阻障層162位於第一隔離層156和第二導電層164間。在閘極接觸結構168中，阻障層162位於第二隔離層158和第二導電層164間。應注意的是，透過第一隔離層156圍繞源極/汲極導電插塞166，且透過第二隔離層158圍繞閘極接觸結構168。第一隔離層156的底表面高於第二隔離層158的底表面。
應注意的是，第一隔離層156(或第二隔離層158) 的介電常數大於第一介電層142的介電常數。第一隔離層156(或第二隔離層158)的介電常數大於第二介電層152的介電常數。第一隔離層156(或第二隔離層158)的介電常數小於第一閘極介電層134的介電常數。在一些實施例中，隔離材料154的介電常數在約4至約11的範圍內。第一介電層142的介電常數在約3.5至約3.9的範圍內。第一閘極介電層134的介電常數在約12至約30的範圍內。
第一隔離層156圍繞源極/汲極導電插塞166係用以改善源極/汲極導電插塞166的絕緣效果。第二隔離層158圍繞閘極接觸結構168係用以改善閘極接觸結構168的絕緣效果。隨著FinFET裝置結構100a的尺寸逐漸減小，源極/汲極導電插塞166和閘極接觸結構168間的距離逐漸減小。如果源極/汲極導電插塞166太靠近閘極接觸結構168，可能發生漏電流去損害FinFET裝置結構100a的性能。為了防止漏電流，源極/汲極導電插塞166透過第一隔離層156和第二隔離層158與閘極接觸結構168分開。
根據本揭露的一些實施例，第2H圖顯示改良的FinFET裝置結構100b的剖面圖。第2H圖的FinFET裝置結構100b類似於第2G圖的FinFET裝置結構100a，第2H圖和第2G圖間的差異在於金屬矽化物層125在第2H圖中的源極/汲極結構124和源極/汲極接觸結構148間。金屬矽化物層125用於減小源極/汲極結構124和源極/汲極接觸結構148間的接觸電阻。源極/汲極接觸結構148透過金屬矽化物層125電性連接到源極/汲極結構124。
根據本揭露的一些實施例，第3圖顯示改良的FinFET裝置結構100c的剖面圖。第3圖的FinFET裝置結構100c類似於第2G圖的FinFET裝置結構100a，第3圖和第2G圖間的差異在於功函數層136位於第3圖的閘極介電層134和閘極電極層138之間。
功函數層136由功函數材料形成。功函數材料可包括N-功函數金屬或P-功函數金屬。N-功函數金屬包括鎢(W)、銅(Cu)、鈦(Ti)、銀(Ag)、鋁(Al)、鈦鋁合金(TiAl)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮化鉭矽(TaSiN)、錳(Mn)、鋯(Zr)、或上述之組合。P-功函數金屬包括氮化鈦(TiN)、氮化鎢(WN)、氮化鉭(TaN)、釕(Ru)、或上述之組合。
根據本揭露的一些實施例，第4圖顯示改良的FinFET裝置結構100d的剖面圖。第4圖的FinFET裝置結構100d類似於第2G圖的FinFET裝置結構100a，第4圖和第2G圖間的差異在於閘極電極層138的頂表面低於閘極間隔層122的頂表面和ILD結構128的頂表面，如第4圖所示。
如第4圖所示，閘極接觸結構168的一部分在第一介電層142的頂表面下。更具體地，第二隔離層158的底表面低於閘極介電層134的頂表面。閘極接觸結構168的底表面低於閘極介電層134的頂表面和ILD結構128的頂表面。更具體地，阻障層162的底表面低於閘極介電層134的頂表面和ILD結構128的頂表面。
根據本揭露的一些實施例，第5圖顯示改良的 FinFET裝置結構100e的剖面圖。第5圖的FinFET裝置結構100e類似於第4圖的FinFET裝置結構100c，第5圖和第4圖間的差異在於功函數層136位於閘極介電層134和閘極電極層138之間，如第5圖所示。在一些實施例中，直接在功函數層136上形成第二隔離層158。
根據本揭露的一些實施例，第6圖顯示改良的FinFET裝置結構100f的剖面圖。第6圖的FinFET裝置結構100f類似於第2G圖的FinFET裝置結構100a，第6圖和第2G圖間的差異在於第一隔離層156的頂表面和第二隔離層158的頂表面在第6圖中未暴露出來。
如第6圖所示，第一隔離層156和第二隔離層158位於阻障層162下方。更具體地，以阻障層162填充直接位於第一隔離層156上的第一孔洞157(在第2E圖中顯示)和直接位於第二隔離層158上的第二孔洞159(在第2E圖中顯示)。換言之，在第一隔離層156的側壁表面上和頂表面上以及在第二隔離層158的側壁表面上和頂表面上形成阻障層162。阻障層162具有第一部分和第二部分。阻障層162的第一部分與第一隔離層156的側壁表面和第二隔離層158的側壁表面直接接觸。阻障層162的第二部分與第一隔離層156的頂表面和第二隔離層158的頂表面直接接觸。阻障層162的側壁部分具有第三寬度W3，阻障層162的頂表面具有第四寬度W4。在一些實施例中，第四寬度W4大於第三寬度W3。
根據本揭露的一些實施例，第7圖顯示FinFET裝置結構100a的俯視圖。根據本揭露的一些實施例，第2G圖顯 示沿第7圖的II'線的FinFET裝置結構100a的剖面圖。
在閘極結構140上形成閘極接觸結構168，且在源極/汲極接觸結構148上形成源極/汲極接觸結構166。當從俯視圖來看時，第一隔離層156具有環形結構。當從俯視圖來看時，第二隔離層158具有環形結構。第一隔離層156、阻障層162、和第二導電層164形成同心環結構。
在水平方向(或第一方向)上，閘極結構140的側壁表面和源極/汲極接觸結構148的側壁表面間有第一距離d1。沿著第二方向上，第一隔離層156的外側壁表面和第二隔離層158的外側壁表面間有第二距離d2。第二距離d2在II'線上。在第一方向和第二方向間有一角度。在一些實施例中，第一距離d1在約3nm至約7nm的範圍內。在一些實施例中，第二距離d2在約10nm至約14nm的範圍內。在一些實施例中，該角度在約30度至約60度的範圍內。因為第一隔離層156和第二隔離層158位於閘極結構140和源極/汲極接觸結構148間，可防止漏電流問題。
根據本揭露的一些實施例，第8圖顯示第7圖的區域A的放大剖面圖。
如第8圖所示，如上所述，第一隔離層156和第二隔離層158分別具有厚度T1。在閘極接觸結構168的中間有中點O。在中點O和第二隔離層158的外表面間有第一半徑R1。在中間點O和閘極接觸結構168的外表面間有第二半徑R2。第一半徑R1和第二半徑R2間的差值是第二隔離層158的厚度T1。在一些實施例中，厚度T1在約1nm至約3nm的範圍內。在一些 實施例中，第一半徑R1在約6nm至約11nm的範圍內。在一些實施例中，厚度T1與第一半徑R1的比例在約9%至約50%的範圍內。應注意的是，第二凹槽153(在第2C圖顯示)具有高深寬比。如果比例不在上述範圍內，則填充材料(例如：阻障層162、第二導電層164)難以填充入第二凹槽153中。
本揭露提供形成FinFET裝置結構及其製造方法的實施例。FinFET裝置結構包括在基底上形成鰭結構、且在鰭結構上形成閘極結構。鄰近於閘極結構形成源極/汲極結構，且在源極/汲極結構上形成源極/汲極接觸結構。在源極/汲極接觸結構上形成源極/汲極導電插塞且電性連接到源極/汲極接觸結構。在閘極結構上形成閘極接觸結構且電性連接到閘極結構。圍繞源極/汲極導電插塞形成第一隔離層，且圍繞閘極接觸結構形成第二隔離層。透過在源極/汲極導電插塞和閘極接觸結構間形成第一隔離層和第二隔離層來防止漏電流問題。因此，增加了FinFET裝置結構的性能。
在一些實施例中，提供FinFET裝置結構。FinFET裝置結構包括在鰭結構上形成的閘極結構和在鰭結構上形成的源極/汲極接觸結構。FinFET裝置結構也包括在源極/汲極接觸結構上形成的源極/汲極導電插塞，且源極/汲極導電插塞包括第一阻障層和第一導電層。FinFET裝置結構更包括在閘極結構上形成閘極接觸結構，且閘極接觸結構包括第二阻障層和第二導電層。FinFET裝置結構也包括圍繞源極/汲極導電插塞的第一隔離層，且第一阻障層位於第一隔離層和第一導電層間。FinFET裝置結構包括圍繞閘極接觸結構的第二隔離 層，第二阻障層位於第二隔離層和第二導電層間。在一些實施例中，此裝置結構包括源極/汲極(S/D)結構形成在鰭結構上，金屬矽化物層形成在源極/汲極結構上，以及源極/汲極接觸結構形成在金屬矽化物層上，其中源極/汲極結構透過金屬矽化物層電性連接到源極/汲極接觸結構。在一些實施例中，第一隔離層的底表面高於第二隔離層的底表面。在一些實施例中，在第一隔離層的側壁表面上和頂表面上形成第一阻障層。在一些實施例中，在第一介電層中形成閘極結構，且第一隔離層的介電常數大於第一介電層的介電常數。在一些實施例中，第一隔離層和第二隔離層由高介電常數介電材料形成。在一些實施例中，閘極結構包括閘極介電層和在閘極介電層上形成的閘極電極層，且第一隔離層的底表面低於閘極介電層的頂表面。在一些實施例中，源極/汲極導電插塞的第一底寬度小於閘極接觸結構的第二底寬度。在一些實施例中，此裝置結構更包括第一介電層位於閘極結構上，蝕刻終止層位於第一介電層上，以及第二介電層位於蝕刻終止層上，其中蝕刻終止層的頂表面高於第二隔離層的底表面且低於第一隔離層的頂表面。
在一些實施例中，提供FinFET裝置結構。FinFET裝置結構包括在基底上形成鰭結構且在鰭結構上形成閘極結構。FinFET裝置結構也包括鄰近於閘極結構形成源極/汲極接觸結構且在源極/汲極接觸結構上形成源極/汲極導電插塞。源極/汲極導電插塞電性連接到源極/汲極接觸結構。FinFET裝置結構更包括在源極/汲極導電插塞的側壁表面上形成第一隔離 層，第一隔離層由高介電常數介電材料形成。FinFET裝置結構包括在閘極結構上形成閘極接觸結構，且閘極接觸結構電性連接到閘極結構。FinFET裝置結構包括在閘極接觸結構的側壁表面上形成第二隔離層，且第二隔離層由高介電常數介電材料形成。在一些實施例中，第一隔離層的底表面高於第二隔離層的底表面。在一些實施例中，源極/汲極導電插塞的第一底寬度小於閘極接觸結構的第二底寬度。在一些實施例中，源極/汲極導電插塞包括U形阻障層和導電導孔，其中U形阻障層在第一隔離層和導電導孔之間。在一些實施例中，在第一隔離層的側壁表面上和頂表面上形成阻障層。在一些實施例中，閘極結構包括閘極介電層和在閘極介電層上形成的閘極電極層，且第一隔離層的底表面低於閘極介電層的頂表面。在一些實施例中，此裝置結構更包括第一介電層位於閘極結構上，蝕刻終止層位於第一介電層上，以及第二介電層位於蝕刻終止層上，其中蝕刻終止層的頂表面高於第二隔離層的底表面且低於第一隔離層的頂表面。
在一些實施例中，提供用於形成FinFET裝置結構的方法。方法包括在鰭結構上形成閘極結構且鄰近於閘極結構形成源極/汲極接觸結構。方法包括在閘極結構和源極/汲極接觸結構上形成介電層且在介電層中形成第一凹槽和第二凹槽。第一凹槽位於源極/汲極接觸結構上，第二凹槽位於閘極結構上。方法也包括在第一凹槽的側壁表面上形成第一隔離層和在第二凹槽的側壁表面上形成第二隔離層。方法包括在第一隔離層上形成源極/汲極導電插塞，且源極/汲極導電插塞 包括第一阻障層和第一導電層，且第一阻障層位於第一隔離層和第一導電層間。方法包括在第二隔離層上形成閘極接觸結構，且閘極接觸結構包括第二阻障層和第二導電層，且第二阻障層在第二隔離層和第二導電層之間。在一些實施例中，在第一凹槽的側壁表面上形成第一隔離層和在第二凹槽的側壁表面上形成第二隔離層包括在第一凹槽的側壁表面上和在第二凹槽的側壁表面上形成隔離材料，以及移除隔離材料的部分以形成第一隔離層和第二隔離層，其中在第一凹槽的側壁表面上形成第一隔離層，且在第二凹槽的側壁表面上形成第二隔離層。在一些實施例中，此裝置結構的形成方法更包括在第一凹槽和第二凹槽中形成阻障材料，在阻障材料上形成導電材料，以及移除導電材料的部分和阻障材料的部分以在源極/汲極接觸結構上形成源極/汲極導電插塞且在閘極結構上形成閘極接觸結構。在一些實施例中，移除隔離材料的部分包括在第一隔離層的頂表面上形成孔洞，其中用第一阻障層填充孔洞，使得在第一隔離層的側壁表面上和頂表面上形成第一阻障層。
以上概述數個實施例之部件，以便在本揭露所屬技術領域中具有通常知識者可以更加理解本揭露實施例的觀點。在本揭露所屬技術領域中具有通常知識者應理解，他們能輕易地以本揭露實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本揭露所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭 露之精神和範圍下，做各式各樣的改變、取代和替換。

Claims (1)

  1. 一種鰭式場效電晶體(FinFET)裝置結構，包括：一閘極結構，形成在一鰭結構上；一源極/汲極接觸結構，形成在該鰭結構上；一源極/汲極導電插塞，形成在該源極/汲極接觸結構上，其中該源極/汲極導電插塞包括一第一阻障層和一第一導電層；一閘極接觸結構，形成在該閘極結構上，其中該閘極接觸結構包括一第二阻障層和一第二導電層；一第一隔離層，圍繞該源極/汲極導電插塞，其中該第一阻障層在該第一隔離層和該第一導電層之間；以及一第二隔離層，圍繞該閘極接觸結構，其中該第二阻障層在該第二隔離層和該第二導電層之間。
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