CN113363204A - 一种互连结构的形成方法 - Google Patents

一种互连结构的形成方法 Download PDF

Info

Publication number
CN113363204A
CN113363204A CN202010149002.2A CN202010149002A CN113363204A CN 113363204 A CN113363204 A CN 113363204A CN 202010149002 A CN202010149002 A CN 202010149002A CN 113363204 A CN113363204 A CN 113363204A
Authority
CN
China
Prior art keywords
layer
barrier layer
adhesion barrier
dielectric
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010149002.2A
Other languages
English (en)
Other versions
CN113363204B (zh
Inventor
纪登峰
金懿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Shenzhen Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Shenzhen Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Shenzhen Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN202010149002.2A priority Critical patent/CN113363204B/zh
Publication of CN113363204A publication Critical patent/CN113363204A/zh
Application granted granted Critical
Publication of CN113363204B publication Critical patent/CN113363204B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种互连结构的形成方法，包括：通过在第一沟槽的底部和部分侧壁表面、以及第二沟槽的底部和部分侧壁表面形成第一黏附阻挡层，以第一黏附阻挡层为掩模，对第一沟槽侧部和第二沟槽侧部的介质层进行刻蚀处理。在进行刻蚀处理时，通过横向刻蚀处理，就可以形成第二区域上的剩余的介质层的顶面高于第一区域上的剩余的介质层的顶面的结构。通过这样的结构，使后续的刻蚀过程中，第一导电填充层顶面和第二导电填充层顶面之间的高度差降低，可以有效地提高器件的稳定性和可靠性。而第一黏附阻挡层和第二黏附阻挡层，可以对介质层形成保护，避免保护层材料或沟槽填充材料层扩散进入介质层。

Description

一种互连结构的形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种互连结构的形成方法。
背景技术
在半导体集成电路的制造过程中，互连工艺是常见的处理工艺，通常利用互连工艺形成如金属互连线等结构，现有的互连工艺通常包括例如在基底上形成阻挡层，并在阻挡层上形成沟槽，及在沟槽内沉积沟槽填充材料(如用于形成金属互连线的金属材料)等处理，并且通常需要进行化学机械研磨(Chemical Mechanical Polishing，CMP)处理以去除多余的阻挡层和沟槽填充材料。在CMP过程中，由于一般沟槽尺寸大的区域内的阻挡层和沟槽填充材料层更容易被磨薄，因此会造成不同沟槽尺寸区域的阻挡层和沟槽填充材料层的顶部表面之间的高度差异，从而会影响器件的性能和稳定性。
发明内容
本发明的目的在于解决现有技术中，互连结构的形成方法形成的互连结构影响半导体器件的稳定性和可靠性的问题。本发明提供了一种互连结构的形成方法,其中，采用该互连结构的形成方法形成的互连结构，使得半导体器件的稳定性和可靠性更好。
为解决上述技术问题，本发明的实施方式公开了一种互连结构的形成方法，包括：
提供基底，在所述基底上形成介质层,所述介质层包括第一区域和第二区域；
在所述介质层的所述第一区域内形成第一沟槽，在所述介质层的所述第二区域内形成第二沟槽，所述第一沟槽的宽度小于所述第二沟槽的宽度；
在所述第一沟槽的底部和部分侧壁表面、以及所述第二沟槽的底部和部分侧壁表面形成第一黏附阻挡层，所述第一黏附阻挡层暴露出所述第一沟槽的顶部侧壁和所述第二沟槽的顶部侧壁；
以所述第一黏附阻挡层为掩模，对所述第一沟槽侧部和所述第二沟槽侧部的所述介质层进行刻蚀处理，以使所述第二区域上的剩余的所述介质层的顶面高于所述第一区域上的剩余的所述介质层的顶面；
进行所述刻蚀处理之后，在所述第一沟槽的底部和侧壁、所述第二沟槽的底部和侧壁以及所述第一区域的所述介质层的顶面、所述第二区域的介质层的顶面形成第二黏附阻挡层；
在所述第一沟槽和所述第二沟槽内、及所述第二黏附阻挡层的顶部形成沟槽填充材料层；
对所述沟槽填充材料层、所述第二黏附阻挡层和所述介质层进行研磨直至暴露出所述第一黏附阻挡层的顶面，以在所述第一沟槽中形成第一导电填充层，在所述第二沟槽中形成第二导电填充层。
可选的，形成所述第一黏附阻挡层的方法包括：在所述第一沟槽的底部和侧壁、所述第二沟槽的底部和侧壁、以及所述介质层上形成初始黏附阻挡层；形成所述初始黏附阻挡层初始阻挡层之后，在所述第一沟槽和所述第二沟槽内形成保护层，所述保护层的顶面低于所述介质层的顶面；以所述保护层为掩模对所述初始黏附阻挡层进行回刻蚀工艺，以去除所述介质层的顶部的初始黏附阻挡层、以及所述第一沟槽和所述第二沟槽侧壁的部分初始黏附阻挡层；对所述初始黏附阻挡层进行回刻蚀工艺之后，去除所述保护层。
可选的，形成所述保护层的方法包括：在所述第一沟槽和所述第二沟槽内填充保护层材料层，保护层材料层至少与所述初始阻挡层的顶面平齐，回刻蚀所述保护层材料层以形成所述保护层。
可选的，所述第一黏附阻挡层和所述第二黏附阻挡层的材料相同。
可选的，所述第一黏附阻挡层的材料包括氮化钽或氮化钛；和/或所述第二黏附阻挡层的材料包括氮化钽或氮化钛。
可选的，所述第一黏附阻挡层的厚度小于所述第二黏附阻挡层的厚度。
可选的，所述第一黏附阻挡层的厚度为10埃至100埃；所述第二黏附阻挡层的厚度为15埃至120埃。
可选的，进行所述刻蚀处理之前，所述第二区域的所述第一黏附阻挡层的高度占据所述第二沟槽的高度的3/4至3/5，所述第一区域的所述第一黏附阻挡层的高度占据所述第一沟槽的高度的3/4至3/5。
可选的，所述刻蚀处理为横向刻蚀处理。
可选的，进行所述刻蚀处理之后且在形成所述第二黏附阻挡层之前，所述第二区域的所述介质层包括介质底部区和位于所述介质底部区上的介质顶部区，所述介质底部区的侧壁被所述第二区域的所述第一黏附阻挡层完全覆盖，所述介质顶部区被所述第二区域的所述第一黏附阻挡层暴露，所述介质顶部区的宽度小于所述介质底部区的宽度，所述介质底部区的顶面与所述第二区域的所述第一黏附阻挡层的顶面齐平，相邻所述第一沟槽之间的所述介质层的顶面与所述第一区域的所述第一黏附阻挡层的顶面齐平。
可选的，采用各向同性刻蚀工艺进行所述横向刻蚀处理。
可选的，所述保护层的材料包括底部抗反射涂层材料。
可选的，进行所述刻蚀处理之后，所述介质顶部区的侧壁与相邻的所述第一黏附阻挡层之间的距离大于等于相邻所述第一沟槽之间介质层的宽度的一半，且小于等于相邻所述第二沟槽之间介质底部区的宽度的一半。
可选的，还包括：在形成所述沟槽填充材料层之前，在所述第二黏附阻挡层的表面形成第三阻挡层；在对所述沟槽填充材料层、所述第二黏附阻挡层和所述介质层进行研磨的过程中，还对第三阻挡层进行研磨。
可选的，所述第三阻挡层的材料包括钽或钛。
可选的，进行研磨处理的步骤包括：
对所述沟槽填充材料层、所述第二黏附阻挡层和所述介质层进行主研磨处理；
进行所述主研磨处理之后，对所述沟槽填充材料层、所述第二黏附阻挡层和所述介质层进行过研磨处理至暴露出第一黏附阻挡层的顶面。
可选的，进行所述主研磨处理中，对所述沟槽填充材料层的研磨速率与对所述介质层的研磨速率之比为第一比值；进行所述过研磨处理中，对所述沟槽填充材料层的研磨速率与对所述介质层的研磨速率之比为第二比值，所述第二比值小于所述第一比值。
可选的，通过化学机械研磨工艺进行研磨处理。
可选的，所述介质层的材料为氧化物；所述沟槽填充材料为金属材料。
可选的，通过化学气相沉积工艺或原子层沉积工艺形成所述第二黏附阻挡层。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
通过在第一沟槽的底部和部分侧壁表面、以及第二沟槽的底部和部分侧壁表面形成第一黏附阻挡层，以第一黏附阻挡层为掩模，对第一沟槽侧部和第二沟槽侧部的介质层进行刻蚀处理。在进行刻蚀处理时，通过横向刻蚀处理，就可以形成第二区域上的剩余的介质层的顶面高于第一区域上的剩余的介质层的顶面的结构。而在第一沟槽的底部以及第二沟槽的底部形成的第一黏附阻挡层，可以对第一沟槽的底部的介质层和第二沟槽的底部的介质层形成保护，避免保护层材料或沟槽填充材料层扩散进入介质层。然后在第一沟槽的底部和侧壁、第二沟槽的底部和侧壁以及第一区域的介质层的顶面、第二区域的介质层的顶面形成第二黏附阻挡层。第二黏附阻挡层可以对第一区域和第二区域的介质层形成保护，以避免填充的沟槽填充材料层扩散进入介质层。而通过第二区域上的剩余的介质层的顶面高于第一区域上的剩余的介质层的顶面这样的结构，在对沟槽填充材料层和介质层进行研磨处理时，第二区域的介质层的阻挡作用大于第一区域的介质层的阻挡作用，可以使得最终研磨处理后形成的第一导电填充层和第二导电填充层之间的顶面高度差异较小，可以有效地提高器件的稳定性和可靠性。
附图说明
图1至图2是一种互连结构的形成方法的结构示意图；
图3是本发明实施例提供的互连结构的形成方法流程图；
图4至图12是与本发明实施例提供的互连结构的形成方法对应的结构示意图。
附图标记：
1.基底；2.介质层；21.第一沟槽；22.第二沟槽；3.第一黏附阻挡层；31.初始黏附阻挡层；32.第二黏附阻挡层；4.保护层；5.沟槽填充材料层；51：第一导电填充层；52：第二导电填充层；A.第一区域；B.第二区域；Q.介质底部区；S.介质顶部区；M.初始研磨位置；N.目标位置。
具体实施方式
以下由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。虽然本发明的描述将结合较佳实施例一起介绍，但这并不代表此发明的特征仅限于该实施方式。恰恰相反，结合实施方式作发明介绍的目的是为了覆盖基于本发明的权利要求而有可能延伸出的其它选择或改造。为了提供对本发明的深度了解，以下描述中将包含许多具体的细节。本发明也可以不使用这些细节实施。此外，为了避免混乱或模糊本发明的重点，有些具体细节将在描述中被省略。需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
应注意的是，在本说明书中，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本实施例的描述中，需要说明的是，术语“上”、“下”、“内”、“底”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
在本实施例的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实施例中的具体含义。
正如背景技术所述，在对互连结构进行CMP工艺的过程中，因沟槽尺寸大的区域内的阻挡层和沟槽填充材料层更容易被磨薄，因此不同沟槽尺寸区域的厚度差异明显，这会影响器件的性能和稳定性。
一种互连结构的形成方法包括：如图1所示，首先，提供基底1，然后在该基底1上形成介质层2，该介质层2包括第一区域A和第二区域B。刻蚀该介质层2以在第一区域A内形成第一沟槽21，在第二区域B内形成第二沟槽22。第一沟槽21的宽度小于第二沟槽22的宽度。
继续参考图1，在第一沟槽21和第二沟槽22内、以及第一沟槽21和第二沟槽22之间的介质层2的顶部沉积形成沟槽填充材料层5。
对沟槽填充材料层5及介质层2进行研磨处理。
然后参考图2，由于第一沟槽21的宽度小于第二沟槽22的宽度，因此在第一沟槽21内填充的沟槽填充材料的宽度小于在第二沟槽22内填充的沟槽填充材料的宽度，在选用刻蚀速率相同的磨料进行研磨处理时，第二沟槽22内填充的沟槽填充材料更容易被磨薄，由此，第一区域A的顶部的表面会明显高于第二区域B的顶部的表面，即第一区域A的厚度会明显高于第二区域B的厚度。这会使得器件的电阻不均匀，器件的可靠性和稳定性都受到影响。
为解决上述问题，本发明提出一种互连结构的形成方法，参考图3，包括以下步骤：
步骤S1：提供基底，在基底上形成介质层,介质层包括第一区域和第二区域；
步骤S2：在介质层的第一区域内形成第一沟槽，在介质层的第二区域内形成第二沟槽，第一沟槽的宽度小于第二沟槽的宽度；
步骤S3：在第一沟槽的底部和部分侧壁表面、以及第二沟槽的底部和部分侧壁表面形成第一黏附阻挡层，第一黏附阻挡层暴露出第一沟槽的顶部侧壁和第二沟槽的顶部侧壁；
步骤S4：以第一黏附阻挡层为掩模，对第一沟槽侧部和第二沟槽侧部的介质层进行刻蚀处理，以使第二区域上的剩余的介质层的顶面高于第一区域上的剩余的介质层的顶面；
步骤S5：进行刻蚀处理之后，在第一沟槽的底部和侧壁、第二沟槽的底部和侧壁以及第一区域的介质层的顶面、第二区域的介质层的顶面形成第二黏附阻挡层；
步骤S6：在第一沟槽和第二沟槽内、及第二黏附阻挡层的顶部形成沟槽填充材料层；
步骤S7：对沟槽填充材料层、第二黏附阻挡层和介质层进行研磨处理直至暴露出第一黏附阻挡层的顶面，以在第一沟槽中形成第一导电填充层，在第二沟槽中形成第二导电填充层。
上述方法通过在第一沟槽的底部和部分侧壁表面、以及第二沟槽的底部和部分侧壁表面形成第一黏附阻挡层，以第一黏附阻挡层为掩模，对第一沟槽侧部和第二沟槽侧部的介质层进行刻蚀处理。在进行刻蚀处理时，通过横向刻蚀处理，就可以形成第二区域上的剩余的介质层的顶面高于第一区域上的剩余的介质层的顶面的结构。通过这样的结构，使后续的刻蚀过程中，第一导电填充层顶面和第二导电填充层顶面之间的高度差降低。
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步地详细描述。
下面结合附图4至图12具体描述本发明实施例提供的互连结构的形成方法。
参考图4，提供基底1，在基底1上形成介质层2,介质层2包括第一区域A和第二区域B。
具体的，本实施例中的基底1选用的材料可以是硅、锗、锗化硅等材料中的一种或几种，且本实施例仅仅是示意性地形成了一层基底1，其还可以包括在上述材料上形成的浅沟槽间隔结构或者其他结构，本实施例对此不做具体限定。
优选地，介质层2的材料为氧化物。且本实施例仅仅是示意性地沉积了一层介质层2，事实上本领域技术人员可以根据实际情况选择沉积多层介质层2。
还需要注意的是，本实施例中，基底1的材料和介质层2的材料可以相同也可以不同，本实施例中选用基底1和介质层2材料相同且一体成型的方式。
介质层2包括位于图4所示的左边的第一区域A和右边的第二区域B。
继续参考图4，在介质层2的第一区域A内形成第一沟槽21，在介质层2的第二区域B内形成第二沟槽22，第一沟槽21的宽度小于第二沟槽22的宽度。
参考图8，在第一沟槽21的底部和部分侧壁表面、以及第二沟槽22的底部和部分侧壁表面形成第一黏附阻挡层3，第一黏附阻挡层3暴露出第一沟槽21的顶部侧壁和第二沟槽22的顶部侧壁。
具体地，形成第一黏附阻挡层3的方法可以参考图5至图8。
本实施例中形成第一黏附阻挡层3的方法包括：参考图5,，在第一沟槽21的底部和侧壁、第二沟槽22的底部和侧壁、以及介质层2上形成初始黏附阻挡层31。
形成初始黏附阻挡层31之后，参考图6，在第一沟槽21和第二沟槽22内形成保护层4，保护层4的顶面低于介质层2的顶面。
需要说明的是，本实施例中，形成保护层的方法包括：在第一沟槽21和第二沟槽22内填充保护层材料层，保护层材料层至少与初始黏附阻挡层31的顶面平齐，回刻蚀保护层材料层以形成保护层4。
优选地，保护层4的材料包括底部抗反射涂层材料。保护层4的材料本实施例不做具体限定，可以是本领域常见的旋涂的含硅抗反射涂层、碳涂层等。该保护层具体也可以是其他类型的保护层，其可以根据需要选择设置。
参考图7，以保护层4为掩模对初始黏附阻挡层31进行回刻蚀工艺，以去除介质层2的顶部的初始黏附阻挡层31、以及第一沟槽21和第二沟槽22侧壁的部分初始黏附阻挡层31。
参考图8，对初始黏附阻挡层31进行回刻蚀工艺之后，去除保护层4。
需要说明的是，参考图8,第二区域B的第一黏附阻挡层3的高度占据第二沟槽22的高度的3/4至3/5，第一区域A的第一黏附阻挡层3的高度占据第一沟槽21的高度的3/4至3/5。
参考图9，以第一黏附阻挡层3为掩模，对第一沟槽21侧部和第二沟槽22侧部的介质层2进行刻蚀处理，以使第二区域B上的剩余的介质层2的顶面高于第一区域A上的剩余的介质层2的顶面。
优选地，刻蚀处理为横向刻蚀处理。且本实施例采用各向同性刻蚀工艺进行横向刻蚀处理。
继续参考图9，第二区域B的介质层2包括介质底部区Q和位于介质底部区Q上的介质顶部区S，介质底部区Q的侧壁被第二区域B的第一黏附阻挡层3完全覆盖，介质顶部区S被第二区域B的第一黏附阻挡层3暴露，介质顶部区S的宽度小于介质底部区Q的宽度，介质底部区Q的顶面与第二区域B的第一黏附阻挡层3的顶面齐平，相邻第一沟槽21之间的介质层2的顶面与第一区域A的第一黏附阻挡层3的顶面齐平。
需要说明的是，参考图9，进行刻蚀处理之后，介质顶部区S的侧壁与相邻的第一黏附阻挡层3之间的距离大于等于相邻第一沟槽21之间介质层2的宽度的一半，且小于等于相邻第二沟槽22之间介质底部区Q的宽度的一半。为了便于理解，假设相邻第一沟槽21之间介质层2的宽度为a，相邻第二沟槽22之间介质层2的宽度为b，介质顶部区S的侧壁与相邻的阻挡层3之间的距离为x，即第二沟槽22的侧部的介质层2在水平方向上的去除量为x，则a/2≤x≤b/2。
参考图10，进行刻蚀处理之后，在第一沟槽21的底部和侧壁、第二沟槽22的底部和侧壁以及第一区域A的介质层2的顶面、第二区域B的介质层2的顶面形成第二黏附阻挡层32。
优选地，本实施例通过化学气相沉积工艺或原子层沉积工艺形成第二黏附阻挡层32。
继续参考图10，在第一沟槽21和第二沟槽22内、及第二黏附阻挡层32的顶部形成沟槽填充材料层5。
需要说明的是，本实施例中，第一黏附阻挡层3和第二黏附阻挡层32的材料相同。具体地，第一黏附阻挡层3的材料包括氮化钽或氮化钛；和/或第二黏附阻挡层32的材料包括氮化钽或氮化钛。
还需要说明的是，本实施例中，第一黏附阻挡层3的厚度小于第二黏附阻挡层32的厚度。具体地，第一黏附阻挡层3的厚度为10埃至100埃；具体可以是10埃、20埃、30埃、40埃、50埃、60埃、70埃、80埃、90埃、100埃或者其他数值；第二黏附阻挡层32的厚度为15埃至120埃，具体可以是15埃、30埃、45埃、60埃、75埃、90埃、110埃、120埃或者其他数值。本实施例对此不做具体限定。
参考图11和图12，对沟槽填充材料层5、第二黏附阻挡层32和介质层2进行研磨处理直至暴露出第一黏附阻挡层3的顶面，以在第一沟槽21中形成第一导电填充层51，在第二沟槽22中形成第二导电填充层52。
由于互连结构是为了形成金属互连线而形成的结构，因此本实施例中的沟槽填充材料优选为金属材料。例如氮化钽、钽或铜；当然本领域技术人员也可以任意选择适合的沟槽填充材料，可以是氧化物等。但是填入第一沟槽21和第二沟槽22的材料优选为易磨损的材料。
本实施例中，进行研磨处理的步骤包括：
如图11所示，对沟槽填充材料层5、第二黏附阻挡层32和介质层2进行主研磨处理。
具体地，对沟槽填充材料层5、第二黏附阻挡层32和介质层2进行主研磨处理的位置如图11所示，我们称该位置为初始研磨位置M。初始研磨位置M并非为在同一个水平面上的位置，而是第一区域A的初始研磨位置M所在的水平面略低于第二区域B的初始研磨位置M所在的水平面。而且在进行主研磨处理至初始研磨位置M的时候，第二区域B的第二黏附阻挡层32可能是不会被研磨的。
且在进行主研磨处理至初始研磨位置M的时候，研磨的部位为：第一区域A的阻挡层3的顶部位置以上的沟槽填充材料和介质层2；以及第二区域B的阻挡层3的顶部位置以上的部分沟槽填充材料和介质层2。
更具体地，进行主研磨处理中，对沟槽填充材料层5的研磨速率与对介质层2的研磨速率之比为第一比值；进行过研磨处理中，对沟槽填充材料层5的研磨速率与对介质层2的研磨速率之比为第二比值，第二比值小于第一比值。
进行主研磨处理之后，如图12所示，对沟槽填充材料层5、第二黏附阻挡层32和介质层2进行过研磨处理至暴露出第一黏附阻挡层3的顶面。
本实施例将暴露出第一黏附阻挡层3的顶面称为目标位置N，目标位置N为在同一水平面上的位置，且目标位置N要低于初始研磨位置M。在研磨至目标位置N时，是在初始研磨位置M的基础上，研磨第一区域A和第二区域B内的介质层2和沟槽填充材料层5。
进一步地，在该过研磨处理时，还可以包括对介质层2、沟槽填充材料层5和第一黏附阻挡层3的研磨，以得到目标厚度的该互连结构。
优选地，本实施例通过化学机械研磨工艺进行研磨处理。
需要说明的是，本实施例在形成沟槽填充材料层5之前，在第二黏附阻挡层32的表面形成第三阻挡层(图中未示出)；在对沟槽填充材料层5、第二黏附阻挡层32和介质层2进行研磨的过程中，还对第三阻挡层进行研磨。
优选地，第三阻挡层的材料包括钽或钛。
采用上述方案，通过在第一沟槽的底部和部分侧壁表面、以及第二沟槽的底部和部分侧壁表面形成第一黏附阻挡层，以第一黏附阻挡层为掩模，对第一沟槽侧部和第二沟槽侧部的介质层进行刻蚀处理。在进行刻蚀处理时，通过横向刻蚀处理，就可以形成第二区域上的剩余的介质层的顶面高于第一区域上的剩余的介质层的顶面的结构。而在第一沟槽的底部以及第二沟槽的底部形成的第一黏附阻挡层，可以对第一沟槽的底部的介质层和第二沟槽的底部的介质层形成保护，避免保护层材料或沟槽填充材料层扩散进入介质层。然后在第一沟槽的底部和侧壁、第二沟槽的底部和侧壁以及第一区域的介质层的顶面、第二区域的介质层的顶面形成第二黏附阻挡层。第二黏附阻挡层可以对第一区域和第二区域的介质层形成保护，以避免填充的沟槽填充材料层扩散进入介质层。而通过第二区域上的剩余的介质层的顶面高于第一区域上的剩余的介质层的顶面这样的结构，在对沟槽填充材料层和介质层进行研磨处理时，第二区域的介质层的阻挡作用大于第一区域的介质层的阻挡作用，可以使得最终研磨处理后形成的第一导电填充层和第二导电填充层之间的顶面高度差异较小，可以有效地提高器件的稳定性和可靠性。
虽然通过参照本发明的某些优选实施方式，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。本领域技术人员可以在形式上和细节上对其作各种改变，包括做出若干简单推演或替换，而不偏离本发明的精神和范围。

Claims (20)

1.一种互连结构的形成方法，其特征在于，包括：
提供基底，在所述基底上形成介质层,所述介质层包括第一区域和第二区域；
在所述介质层的所述第一区域内形成第一沟槽，在所述介质层的所述第二区域内形成第二沟槽，所述第一沟槽的宽度小于所述第二沟槽的宽度；
在所述第一沟槽的底部和部分侧壁表面、以及所述第二沟槽的底部和部分侧壁表面形成第一黏附阻挡层，所述第一黏附阻挡层暴露出所述第一沟槽的顶部侧壁和所述第二沟槽的顶部侧壁；
以所述第一黏附阻挡层为掩模，对所述第一沟槽侧部和所述第二沟槽侧部的所述介质层进行刻蚀处理，以使所述第二区域上的剩余的所述介质层的顶面高于所述第一区域上的剩余的所述介质层的顶面；
进行所述刻蚀处理之后，在所述第一沟槽的底部和侧壁、所述第二沟槽的底部和侧壁以及所述第一区域的所述介质层的顶面、所述第二区域的介质层的顶面形成第二黏附阻挡层；
在所述第一沟槽和所述第二沟槽内、及所述第二黏附阻挡层的顶部形成沟槽填充材料层；
对所述沟槽填充材料层、所述第二黏附阻挡层和所述介质层进行研磨处理直至暴露出所述第一黏附阻挡层的顶面，以在所述第一沟槽中形成第一导电填充层，在所述第二沟槽中形成第二导电填充层。
2.如权利要求1所述的互连结构的形成方法，其特征在于，形成所述第一黏附阻挡层的方法包括：在所述第一沟槽的底部和侧壁、所述第二沟槽的底部和侧壁、以及所述介质层上形成初始黏附阻挡层；形成所述初始黏附阻挡层之后，在所述第一沟槽和所述第二沟槽内形成保护层，所述保护层的顶面低于所述介质层的顶面；以所述保护层为掩模对所述初始黏附阻挡层进行回刻蚀工艺，以去除所述介质层的顶部的初始黏附阻挡层、以及所述第一沟槽和所述第二沟槽侧壁的部分初始黏附阻挡层；对所述初始黏附阻挡层进行回刻蚀工艺之后，去除所述保护层。
3.如权利要求2所述的互连结构的形成方法，其特征在于，形成所述保护层的方法包括：在所述第一沟槽和所述第二沟槽内填充保护层材料层，保护层材料层至少与所述初始黏附阻挡层的顶面平齐，回刻蚀所述保护层材料层以形成所述保护层。
4.如权利要求1所述的互连结构的形成方法，其特征在于，所述第一黏附阻挡层和所述第二黏附阻挡层的材料相同。
5.如权利要求1所述的互连结构的形成方法，其特征在于，所述第一黏附阻挡层的材料包括氮化钽或氮化钛；和/或所述第二黏附阻挡层的材料包括氮化钽或氮化钛。
6.如权利要求1所述的互连结构的形成方法，其特征在于，所述第一黏附阻挡层的厚度小于所述第二黏附阻挡层的厚度。
7.如权利要求6所述的互连结构的形成方法，其特征在于，所述第一黏附阻挡层的厚度为10埃至100埃；所述第二黏附阻挡层的厚度为15埃至120埃。
8.如权利要求1所述的互连结构的形成方法，其特征在于，进行所述刻蚀处理之前，所述第二区域的所述第一黏附阻挡层的高度占据所述第二沟槽的高度的3/4至3/5，所述第一区域的所述第一黏附阻挡层的高度占据所述第一沟槽的高度的3/4至3/5。
9.如权利要求1所述的互连结构的形成方法，其特征在于，所述刻蚀处理为横向刻蚀处理。
10.如权利要求1-9任一项所述的互连结构的形成方法，其特征在于，进行所述刻蚀处理之后且在形成所述第二黏附阻挡层之前，所述第二区域的所述介质层包括介质底部区和位于所述介质底部区上的介质顶部区，所述介质底部区的侧壁被所述第二区域的所述第一黏附阻挡层完全覆盖，所述介质顶部区被所述第二区域的所述第一黏附阻挡层暴露，所述介质顶部区的宽度小于所述介质底部区的宽度，所述介质底部区的顶面与所述第二区域的所述第一黏附阻挡层的顶面齐平，相邻所述第一沟槽之间的所述介质层的顶面与所述第一区域的所述第一黏附阻挡层的顶面齐平。
11.如权利要求9所述的互连结构的形成方法，其特征在于，采用各向同性刻蚀工艺进行所述横向刻蚀处理。
12.如权利要求2所述的互连结构的形成方法，其特征在于，所述保护层的材料包括底部抗反射涂层材料。
13.如权利要求10所述的互连结构的形成方法，其特征在于，进行所述刻蚀处理之后，所述介质顶部区的侧壁与相邻的所述第一黏附阻挡层之间的距离大于等于相邻所述第一沟槽之间所述介质层的宽度的一半，且小于等于相邻所述第二沟槽之间所述介质底部区的宽度的一半。
14.如权利要求1所述的互连结构的形成方法，其特征在于，还包括：在形成所述沟槽填充材料层之前，在所述第二黏附阻挡层的表面形成第三阻挡层；在对所述沟槽填充材料层、所述第二黏附阻挡层和所述介质层进行研磨的过程中，还对所述第三阻挡层进行研磨。
15.如权利要求14所述的互连结构的形成方法，其特征在于，所述第三阻挡层的材料包括钽或钛。
16.如权利要求1所述的互连结构的形成方法，其特征在于，进行研磨处理的步骤包括：
对所述沟槽填充材料层、所述第二黏附阻挡层和所述介质层进行主研磨处理；
进行所述主研磨处理之后，对所述沟槽填充材料层、所述第二黏附阻挡层和所述介质层进行过研磨处理至暴露出第一黏附阻挡层的顶面。
17.如权利要求16所述的互连结构的形成方法，其特征在于，进行所述主研磨处理中，对所述沟槽填充材料层的研磨速率与对所述介质层的研磨速率之比为第一比值；进行所述过研磨处理中，对所述沟槽填充材料层的研磨速率与对所述介质层的研磨速率之比为第二比值，所述第二比值小于所述第一比值。
18.如权利要求1所述的互连结构的形成方法，其特征在于，通过化学机械研磨工艺进行研磨处理。
19.如权利要求1所述的互连结构的形成方法，其特征在于，所述介质层的材料为氧化物；所述沟槽填充材料为金属材料。
20.如权利要求1所述的互连结构的形成方法，其特征在于，通过化学气相沉积工艺或原子层沉积工艺形成所述第二黏附阻挡层。
CN202010149002.2A 2020-03-05 2020-03-05 一种互连结构的形成方法 Active CN113363204B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010149002.2A CN113363204B (zh) 2020-03-05 2020-03-05 一种互连结构的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010149002.2A CN113363204B (zh) 2020-03-05 2020-03-05 一种互连结构的形成方法

Publications (2)

Publication Number Publication Date
CN113363204A true CN113363204A (zh) 2021-09-07
CN113363204B CN113363204B (zh) 2022-04-12

Family

ID=77523835

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010149002.2A Active CN113363204B (zh) 2020-03-05 2020-03-05 一种互连结构的形成方法

Country Status (1)

Country Link
CN (1) CN113363204B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999009593A1 (en) * 1997-08-19 1999-02-25 Applied Materials, Inc. Dual damascene metallization
CN1933124A (zh) * 2005-09-14 2007-03-21 索尼株式会社 制造半导体器件的方法
CN109786384A (zh) * 2017-11-14 2019-05-21 台湾积体电路制造股份有限公司 半导体结构及其制造方法
US10347528B1 (en) * 2018-03-06 2019-07-09 Globalfoundries Inc. Interconnect formation process using wire trench etch prior to via etch, and related interconnect

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999009593A1 (en) * 1997-08-19 1999-02-25 Applied Materials, Inc. Dual damascene metallization
CN1933124A (zh) * 2005-09-14 2007-03-21 索尼株式会社 制造半导体器件的方法
CN109786384A (zh) * 2017-11-14 2019-05-21 台湾积体电路制造股份有限公司 半导体结构及其制造方法
US10347528B1 (en) * 2018-03-06 2019-07-09 Globalfoundries Inc. Interconnect formation process using wire trench etch prior to via etch, and related interconnect

Also Published As

Publication number Publication date
CN113363204B (zh) 2022-04-12

Similar Documents

Publication Publication Date Title
US10903118B2 (en) Chamferless via structures
US6200897B1 (en) Method for manufacturing even dielectric layer
EP1547133B1 (en) Method of forming mim capacitors in dual-damascene structures
KR100530306B1 (ko) 전자 구조
US7208404B2 (en) Method to reduce Rs pattern dependence effect
US6630390B2 (en) Method of forming a semiconductor device using a carbon doped oxide layer to control the chemical mechanical polishing of a dielectric layer
TWI497591B (zh) 製造具有自動對準介電帽之互連結構的結構及方法
US20050042880A1 (en) Multilayered CMP stop for flat planarization
US10615072B2 (en) Structure having isolated deep substrate vias with decreased pitch and increased aspect ratio and related method
US20120309189A1 (en) Methods for fabricating semiconductor devices
US9589911B1 (en) Integrated circuit structure with metal crack stop and methods of forming same
US6908863B2 (en) Sacrificial dielectric planarization layer
US8822342B2 (en) Method to reduce depth delta between dense and wide features in dual damascene structures
US9646876B2 (en) Aluminum nitride barrier layer
CN113782487A (zh) 半导体结构及其形成方法
CN102237295A (zh) 半导体结构及其制造方法
US20060183333A1 (en) Methods of fabricating semiconductor device using sacrificial layer
CN113363204B (zh) 一种互连结构的形成方法
CN112825307B (zh) 一种互连结构的形成方法及互连结构
US6869836B1 (en) ILD stack with improved CMP results
US7514793B2 (en) Metal interconnection lines of semiconductor devices and methods of forming the same
US20030148609A1 (en) Multi-layer film stack polish stop
JP2002208628A (ja) 半導体装置の製造方法
US20090325384A1 (en) Method of manufacturing semiconductor device
KR100342865B1 (ko) 소자분리막 평탄화 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant