CN112825307A - 一种互连结构的形成方法及互连结构 - Google Patents
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Abstract
一种互连结构及其形成方法,方法包括:在介质层的第一区域内形成第一沟槽,在介质层的第二区域内形成第二沟槽,第一沟槽的宽度小于第二沟槽的宽度;在第一沟槽的侧壁和所述第二沟槽的侧壁形成阻挡层,阻挡层的顶面低于介质层的顶面;之后对第一沟槽侧部和第二沟槽侧部的介质层进行刻蚀处理,使第二区域上的剩余的介质层的顶面高于第一区域上的剩余的介质层的顶面;之后在第一沟槽和第二沟槽内、及介质层和阻挡层的顶部形成沟槽填充材料层;对沟槽填充材料层和介质层进行研磨至暴露出阻挡层顶面,以在第一沟槽中形成第一导电填充层,在第二沟槽中形成第二导电填充层。所述方法降低了第一导电填充层顶面和第二导电填充层顶面之间的高度差。
Description
技术领域
本发明涉及半导体技术领域,特别涉及一种互连结构的形成方法及互连结构。
背景技术
在半导体集成电路的制造过程中,互连工艺是常见的处理工艺,通常利用互连工艺形成如金属互连线等结构,现有的互连工艺通常包括例如在基底上形成阻挡层,并在阻挡层上形成沟槽,及在沟槽内沉积沟槽填充材料(如用于形成金属互连线的金属材料)等处理,并且通常需要进行化学机械研磨(Chemical Mechanical Polishing,CMP)处理以去除多余的阻挡层和沟槽填充材料。在CMP过程中,由于一般沟槽尺寸大的区域内的阻挡层和沟槽填充材料层更容易被磨薄,因此会造成不同沟槽尺寸区域的阻挡层和沟槽填充材料层的顶部表面之间的高度差异,从而会影响器件的性能和稳定性。
发明内容
本发明的目的在于解决现有技术中,互连结构的形成方法形成的互连结构影响半导体器件的稳定性和可靠性的问题。本发明提供了一种互连结构的形成方法及一种互连结构,其中,采用该互连结构的形成方法形成的互连结构,使得半导体器件的稳定性和可靠性更好。
为解决上述技术问题,本发明的实施方式公开了一种互连结构的形成方法,包括:提供基底,在所述基底上形成介质层,所述介质层包括第一区域和第二区域;在所述介质层的第一区域内形成第一沟槽,在所述介质层的第二区域内形成第二沟槽,所述第一沟槽的宽度小于所述第二沟槽的宽度;在所述第一沟槽的侧壁和所述第二沟槽的侧壁形成阻挡层,所述阻挡层的顶面低于所述介质层的顶面;以所述阻挡层为掩模,对所述第一沟槽侧部和所述第二沟槽侧部的介质层进行刻蚀处理,以使所述第二区域上的剩余的介质层的顶面高于所述第一区域上的剩余的介质层的顶面;进行所述刻蚀处理之后,在所述第一沟槽和所述第二沟槽内、及所述介质层和所述阻挡层的顶部形成沟槽填充材料层;对所述沟槽填充材料层和所述介质层进行研磨直至暴露出所述阻挡层的顶面,以在所述第一沟槽中形成第一导电填充层,在所述第二沟槽中形成第二导电填充层。
可选的,形成所述阻挡层的方法包括:在所述第一沟槽的底部和侧壁、所述第二沟槽的底部和侧壁、以及所述介质层上形成初始阻挡层;对所述初始阻挡层进行回刻蚀工艺,以去除所述介质层的顶部的初始阻挡层、所述第一沟槽和所述第二沟槽底部的所述初始阻挡层、以及第一沟槽和第二沟槽侧壁的部分阻挡层,形成所述阻挡层。
可选的,通过化学气相沉积工艺或原子层沉积工艺形成所述初始阻挡层。
可选的,所述阻挡层的材料包括氮化硅。
可选的,所述阻挡层的厚度为10埃至100埃。
可选的,进行所述刻蚀处理之前,所述第二区域的阻挡层的高度占据所述第二沟槽的高度的1/2至3/5,所述第一区域的阻挡层的高度占据所述第一沟槽的高度的1/2至3/5。
可选的,刻蚀处理为横向刻蚀处理。
可选的,进行所述刻蚀处理之后且在形成所述沟槽填充材料层之前,所述第二沟槽侧部的介质层包括介质底部区和位于介质底部区上的介质顶部区,所述介质底部区被第二区域的阻挡层完全覆盖,所述介质顶部区被所述第二区域的阻挡层暴露,所述介质顶部区的宽度小于所述介质底部区的宽度,所述介质底部区的顶面与所述第二区域的阻挡层的顶面齐平,相邻第一沟槽之间的介质层的顶面与所述第一区域的阻挡层的顶面齐。
可选的,采用各向同性刻蚀工艺进行所述刻蚀处理。
可选的,形成所述阻挡层之后,且在进行所述刻蚀处理之前,还包括:在所述第一沟槽和所述第二沟槽的底部形成保护层;在形成所述沟槽填充材料层之前,去除所述保护层。
可选的,所述保护层的材料包括底部抗反射涂层材料。
可选的,进行所述刻蚀处理之后,所述介质顶部区的侧壁与相邻的所述阻挡层之间的距离大于等于相邻所述第一沟槽之间介质层的宽度的一半,且小于等于相邻所述第二沟槽之间介质层的宽度的一半。
可选的,进行研磨处理的步骤包括:对所述沟槽填充材料层和所述介质层进行主研磨处理;进行所述主研磨处理之后,对所述沟槽填充材料层、所述介质层进行过研磨处理至暴露出所述阻挡层的顶面。
可选的,进行所述主研磨处理中,对所述沟槽填充材料层的研磨速率与对所述介质层的研磨速率之比为第一比值;进行所述过研磨处理中,对所述沟槽填充材料层的研磨速率与对所述介质层的研磨速率之比为第二比值,所述第二比值小于所述第一比值。
可选的,通过化学机械研磨工艺对所述沟槽填充材料层和所述介质层进行研磨处理。
可选的,所述介质层的材料为氧化物。
可选的,所述沟槽填充材料为金属材料。
本发明的实施方式还公开了一种由上述任意实施方式制备得到的互连结构。
本发明的有益效果在于:本发明提供的互连结构的形成方法,通过在第一沟槽的侧壁和第二沟槽的侧壁形成顶面低于介质层的顶面的阻挡层,然后以阻挡层为掩模,对第一沟槽侧部和第二沟槽侧部的介质层进行刻蚀处理,可以使得在进行研磨处理前,第二区域上的剩余的介质层的顶面高于第一区域上的剩余的介质层的顶面,那么在对沟槽填充材料层和介质层进行研磨处理时,第二区域的介质层的阻挡作用大于第一区域的介质层的阻挡作用,可以使得最终研磨处理后形成的第一导电填充层和第二导电填充层之间的顶面高度差异较小,可以有效地提高器件的稳定性和可靠性。
附图说明
图1至图2是一种互连结构的形成方法的结构示意图;
图3是本发明实施例提供的互连结构的形成方法流程图;
图4至图10是与本发明实施例提供的互连结构的形成方法对应的结构示意图。
附图标记:
1.基底;2.介质层;21.第一沟槽;22.第二沟槽;3.阻挡层;31.初始阻挡层;4.沟槽填充材料层;A.第一区域;B.第二区域;M.初始研磨位置;N.目标位置;Q:介质底部区;S:介质顶部区。
具体实施方式
以下由特定的具体实施例说明本发明的实施方式,本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。虽然本发明的描述将结合较佳实施例一起介绍,但这并不代表此发明的特征仅限于该实施方式。恰恰相反,结合实施方式作发明介绍的目的是为了覆盖基于本发明的权利要求而有可能延伸出的其它选择或改造。为了提供对本发明的深度了解,以下描述中将包含许多具体的细节。本发明也可以不使用这些细节实施。此外,为了避免混乱或模糊本发明的重点,有些具体细节将在描述中被省略。需要说明的是,在不冲突的情况下,本发明中的实施例及实施例中的特征可以相互组合。
应注意的是,在本说明书中,相似的标号和字母在下面的附图中表示类似项,因此,一旦某一项在一个附图中被定义,则在随后的附图中不需要对其进行进一步定义和解释。
在本实施例的描述中,需要说明的是,术语“上”、“下”、“内”、“底”等指示的方位或位置关系为基于附图所示的方位或位置关系,或者是该发明产品使用时惯常摆放的方位或位置关系,仅是为了便于描述本发明和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本发明的限制。
术语“第一”、“第二”等仅用于区分描述,而不能理解为指示或暗示相对重要性。
在本实施例的描述中,还需要说明的是,除非另有明确的规定和限定,术语“设置”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体地连接;可以是机械连接,也可以是电连接;可以是直接相连,也可以通过中间媒介间接相连,可以是两个元件内部的连通。对于本领域的普通技术人员而言,可以具体情况理解上述术语在本实施例中的具体含义。
正如背景技术所述,在对互连结构进行CMP工艺的过程中,因沟槽尺寸大的区域内的阻挡层和沟槽填充材料层更容易被磨薄,因此不同沟槽尺寸区域的厚度差异明显,这会影响器件的性能和稳定性。
一种互连结构的形成方法包括:如图1所示,首先,提供基底1,然后在该基底1上形成介质层2,该介质层2包括第一区域A和第二区域B。刻蚀该介质层2以在第一区域A内形成第一沟槽21,在第二区域B内形成第二沟槽22。第一沟槽21的宽度小于第二沟槽22的宽度。
继续参考图1,在第一沟槽21和第二沟槽22内、以及第一沟槽21和第二沟槽22之间的介质层2的顶部沉积形成沟槽填充材料层4。
对沟槽填充材料层4及介质层2进行研磨处理。
然后参考图2,由于第一沟槽21的宽度小于第二沟槽22的宽度,因此在第一沟槽21内填充的沟槽填充材料的宽度小于在第二沟槽22内填充的沟槽填充材料的宽度,在选用刻蚀速率相同的磨料进行研磨处理时,第二沟槽22内填充的沟槽填充材料更容易被磨薄,由此,第一区域A的顶部的表面会明显高于第二区域B的顶部的表面,即第一区域A的厚度会明显高于第二区域B的厚度。这会使得器件的电阻不均匀,器件的可靠性和稳定性都受到影响。
为解决上述问题,本发明提出一种互连结构的形成方法,参考图3,包括以下步骤:
步骤S1:提供基底,在基底上形成介质层;介质层包括第一区域和第二区域;
步骤S2:在介质层的第一区域内形成第一沟槽,在介质层的第二区域内形成第二沟槽,第一沟槽的宽度小于第二沟槽的宽度;
步骤S3:在第一沟槽的侧壁和第二沟槽的侧壁形成阻挡层,阻挡层的顶面低于介质层的顶面;以阻挡层为掩模,对第一沟槽侧部和第二沟槽侧部的介质层进行刻蚀处理,以使第二区域上的剩余的介质层的顶面高于第一区域上的剩余的介质层的顶面;
步骤S4:进行刻蚀处理之后,在第一沟槽和第二沟槽内、及介质层和阻挡层的顶部形成沟槽填充材料层;
步骤S5:对沟槽填充材料层和介质层进行研磨直至暴露出阻挡层的顶面,以在第一沟槽中形成第一导电填充层,在第二沟槽中形成第二导电填充层。
上述方法通过对第一沟槽间隔和第二沟槽间隔突出阻挡层的部分进行刻蚀处理,以使第二区域上的剩余介质层的顶面高于第一区域上的剩余介质层的顶面,从而使后续的刻蚀过程中,降低了第一导电填充层顶面和第二导电填充层顶面之间的高度差。
为使本发明的目的、技术方案和优点更加清楚,下面将结合附图对本发明的实施方式作进一步地详细描述。
下面结合附图4至图10具体描述本发明实施例提供的互连结构的形成方法。
参考图4,提供基底1,在基底1上形成介质层2,该介质层2包括第一区域A和第二区域B。
具体的,本实施例中的基底1选用的材料可以是硅、锗、锗化硅等材料中的一种或几种,且本实施例仅仅是示意性地形成了一层基底1。
介质层2的材料为氧化物,且优选低介电常数的氧化物。本实施例仅仅是示意性地沉积了一层介质层2,事实上本领域技术人员可以根据实际情况选择沉积多层介质层2。
还需要注意的是,本实施例中,基底1的材料和介质层2的材料可以相同也可以不同。
介质层2包括位于图4所示的左边的第一区域A和右边的第二区域B。
继续参考图4,刻蚀介质层2以在第一区域A内形成第一沟槽21,并在第二区域B内形成第二沟槽22。
具体的,第一沟槽21的宽度小于第二沟槽22的宽度。而两个相邻的第一沟槽21之间的距离也是小于两个相邻的第二沟槽22之间的距离的。但本实施例中,对第一沟槽21与第二沟槽22的宽度、第一沟槽21之间的介质层2的宽度和第二沟槽22之间的介质层2的宽度之间关系不做具体限定。
在本实施例中,第一沟槽21的密度大于第二沟槽22的密度。
然后参考图6,在第一沟槽21和第二沟槽22的侧壁形成阻挡层3,阻挡层3的顶面低于介质层2的顶面。
在本实施例中,形成顶面低于介质层2的顶面的阻挡层3时,采用的方法具体为:参考图5,先沉积形成覆盖第一沟槽21和第二沟槽22的侧壁以及第二沟槽22之间的介质层2的顶部、以及第一沟槽21和第二沟槽22的底部的初始阻挡层31。
然后对初始阻挡层31进行回刻蚀工艺,以去除介质层2的顶部的初始阻挡层31、以及去除第一沟槽21和第二沟槽22的底部的初始阻挡层31,并去除第一沟槽21侧壁的部分阻挡层和第二沟槽22侧壁的部分阻挡层,具体可以是去除第一沟槽21和第二沟槽22侧壁顶部部分的阻挡层,以在第一沟槽21和第二沟槽22的侧壁形成顶面低于介质层2顶面的阻挡层3。
需要说明的是,本实施例中,形成初始阻挡层31的方法包括但不限于化学气相沉积或原子层沉积法。
阻挡层3的材料包括氮化硅,而且本实施例选用低介电常数的氮化硅。
阻挡层3的厚度为10埃至100埃。若阻挡层3的厚度大于100埃,导致在阻挡层3形成后,第一沟槽21的宽度较小,影响最终在第一沟槽21内形成的第一导电填充层的尺寸;或导致第一沟槽21和第二沟槽22的宽度皆较小,影响最终在第一沟槽21内形成的第一导电填充层的尺寸和最终在第二沟槽22内形成的第二导电填充层的尺寸。若阻挡层3的厚度小于10埃,则导致在进行前述对第一沟槽21侧部和第二沟槽22侧部的介质层2进行刻蚀处理时,该阻挡层3不能很好地对不需进行刻蚀处理的介质层2进行保护。
进一步地,本实施例中,第二区域B的阻挡层3的高度占据第二沟槽22的高度的1/2至3/5,第一区域A的阻挡层3的高度占据第一沟槽21的高度的1/2至3/5。当然也可以根据最终需形成的第一导电填充层和第二导电填充层的高度等具体设置该阻挡层3的高度。
还需要说明的是,为了保护基底1,以防基底1在刻蚀初始阻挡层31时被刻蚀,对第一沟槽21侧部和第二沟槽22侧部的介质层2进行刻蚀处理前,可以在第一沟槽21和第二沟槽22的底部形成保护层,该保护层具体可以是抗反射涂层(图中未示出)。抗反射涂层的材料本实施例不做具体限定,可以是旋涂的含硅抗反射涂层、碳涂层等。该保护层具体也可以是其他类型的保护层,其可以根据需要选择设置。
介绍完形成顶面低于介质层2的顶面的阻挡层3的过程之后,继续介绍形成阻挡层3之后的步骤。
参考图7,以阻挡层3为掩膜,对第一沟槽21侧部和第二沟槽22侧部的介质层2进行刻蚀处理,以使第二区域B上的剩余的介质层2的顶面高于第一区域A上的剩余的介质层2的顶面。
本实施例中,对第一沟槽21侧部和第二沟槽22侧部的介质层2进行刻蚀处理之后且在形成沟槽填充材料层4之前,参考图7,第二沟槽22侧部的介质底部区Q和位于介质底部区Q上的介质顶部区S,介质底部区Q被第二区域B的阻挡层3完全覆盖,介质顶部区S被第二区域B的阻挡层3暴露,介质顶部区S的宽度小于介质底部区Q的宽度,介质底部区Q的顶面与第二区域B的阻挡层3的顶面齐平,相邻第一沟槽21之间的介质层2的顶面与第一区域A的阻挡层3的顶面齐平。
更具体的,此步骤进行刻蚀处理时,对第一沟槽21侧部和第二沟槽22侧部的介质层2进行刻蚀处理为横向刻蚀处理,横向刻蚀处理为各向同性刻蚀工艺。而由于第二沟槽21侧部的介质层2的宽度大于第一沟槽21之间的介质层2的宽度,因此将第一区域A的阻挡层3的顶部位置以上的介质层2刻蚀去除的时候,第二区域B的阻挡层3的顶部位置以上的介质层2有一部分是未被刻蚀的,即图7示出的第二区域B中的介质层2具有高出于第一区域A中的介质层2的部分,其具体为介质顶部区S。
需要说明的是,使第二区域B上的剩余的介质层2的顶面高于第一区域A上的剩余的介质层2的顶面,也可以理解为使第二区域B上的剩余的介质层2的顶面高于相邻第一沟槽21之间的介质层2的顶面。
需要说明的是,本实施例中,介质顶部区S的侧壁与相邻的阻挡层3之间的距离大于等于相邻第一沟槽21之间介质层2的宽度的一半,且小于等于相邻第二沟槽22之间介质层2的宽度的一半。为了便于理解,假设相邻第一沟槽21之间介质层2的宽度为a,相邻第二沟槽22之间介质层2的宽度为b,介质顶部区S的侧壁与相邻的阻挡层3之间的距离为x,即第二沟槽22的侧部的介质层2在水平方向上的去除量为x,则a/2≤x≤b/2。
进一步地,介质顶部区S的顶面与阻挡层3的顶面之间的距离范围具体可以是3x/4至3x/2之间,其可以根据需要具体选择。
接下来,参考图8,进行前述刻蚀处理之后,在第一沟槽21和第二沟槽22内、及介质层2和阻挡层3的顶部形成沟槽填充材料层4。
由于互连结构是为了形成金属互连线而形成的结构,因此本实施例中的沟槽填充材料优选为金属材料。在填充完沟槽填充材料4之后,对沟槽填充材料层4和介质层2进行研磨直至暴露出阻挡层3的顶面,该顶面所在的位置即为目标位置N,以在第一沟槽21中形成第一导电填充层,在第二沟槽22中形成第二导电填充层。
具体的,参考图9,对沟槽填充材料层4、第二沟槽22之间的介质层2和阻挡层3进行主研磨处理至初始研磨位置M。初始研磨位置M并非为在同一个水平面上的位置,而是第一区域A的初始研磨位置M所在的水平面略低于第二区域B的初始研磨位置M所在的水平面。
而且在进行主研磨处理至初始研磨位置M的时候,第二区域B的阻挡层3是不会被研磨的。
更具体的,在进行主研磨处理至初始研磨位置M的时候,研磨的部位为:第一区域A的阻挡层3的顶部位置以上的沟槽填充材料和介质层2,以及第二区域B的阻挡层3的顶部位置以上的部分沟槽填充材料和介质层2。
进行主研磨处理中,对沟槽填充材料层4的研磨速率与对介质层2的研磨速率之比为第一比值。
在进行主研磨处理之后,参考图10,对沟槽填充材料层4、介质层2进行过研磨处理至目标位置N,至暴露出阻挡层3的顶面。
目标位置N为在同一水平面上的位置,且目标位置N要低于初始研磨位置M。
在研磨至目标位置N时,是在初始研磨位置M的基础上,研磨第一区域A和第二区域B内的介质层2和沟槽填充材料4。
进行过研磨处理中,对沟槽填充材料层4的研磨速率与对介质层2的研磨速率之比为第二比值,且第二比值小于第一比值。
进一步地,在该过研磨处理时,还可以包括对介质层2、沟槽填充材料4和阻挡层3的研磨,以得到目标厚度的该互连结构。
需要说明的是,本实施例中,进行主研磨处理的磨料的选择比应高于进行过研磨处理的磨料的选择比。具体的,在进行主研磨处理的时候,选择对沟槽填充材料4的研磨速率高的磨料进行研磨,在进行过研磨处理的时候,选择对阻挡层3、介质层2和沟槽填充材料4研磨速率差不多的磨料进行研磨。磨料材料可以根据需要具体选择。
本实施例中,第一导电填充层和第二导电填充层的材料为本领域常见的形成金属互连层的材料,且第一导电填充层和第二导电填充层的材料可以相同也可以不同。
本实施例中可以选用化学机械研磨法对沟槽填充材料层4、介质层2和阻挡层3进行研磨处理。
需要说明的是,若在进行前述对突出于阻挡层3的第一沟槽21和第二沟槽22进行刻蚀处理之前,在第一沟槽21和第二沟槽22的底部形成了保护层,本实施例中采用抗反射涂层材料,则在沉积沟槽填充材料层之前,还包括去除该抗反射涂层材料。
本发明提供的互连结构的形成方法,通过在第一沟槽的侧壁和第二沟槽的侧壁形成顶面低于介质层的顶面的阻挡层,然后以阻挡层为掩模,对第一沟槽侧部和第二沟槽侧部的介质层进行刻蚀处理,可以使得在进行研磨处理前,第二区域上的剩余的介质层的顶面高于相邻第一沟槽之间剩余的介质层的顶面,那么在对沟槽填充材料层和介质层进行研磨处理时,第二区域的介质层的阻挡作用大于第一区域的介质层的阻挡作用,可以使得最终研磨处理后形成的第一导电填充层和第二导电填充层之间的顶面高度差异较小,可以有效地提高器件的稳定性和可靠性。
下面对上述方法的部分细节内容进行描述。
阻挡层3的材料选用氮化硅,沟槽填充材料的材料为金属材料,优选金属铜或金属钨。
进一步地,关于第二区域B上的剩余的介质层2,具体可以通过对介质层2和阻挡层3的刻蚀量进行控制,以达到期望的介质顶部区S。
本实施例中,可以根据对第一区域A和第二区域B进行研磨处理时的研磨处理速率,和在目标位置N时第一沟槽21或第二沟槽22的高度,确定阻挡层3的高度和第二区域B的介质顶部区S。假设目标位置N的高度为h(具体h为如图10所示的剩余的介质层2的高度和基底1的高度的和),利用如图1和图2所示的方法进行研磨处理后,第一区域A和第二区域B的顶部的表面的高度差为△h,第一沟槽21和第二沟槽22的厚度相等且均为H;初始阻挡层31去除的厚度为y;在对第一沟槽21和第二沟槽22突出阻挡层3的部分进行刻蚀处理时,第二区域B内的第二沟槽22在水平方向和竖直方向的去除量均为x,则y-x≥△h。
本实施例中,a的取值范围可以是100埃至1000埃,b的取值范围可以是1000埃至10000埃,第一沟槽21的宽度取值范围可以是100埃至3000埃,第二沟槽22的宽度取值范围可以是1000埃至30000埃。其取值根据器件不同,可以具体设置。
阻挡层3的厚度为10埃至100埃。阻挡层3的厚度是指阻挡层3沉积的厚度,在本实施例中具体指水平方向上阻挡层3的厚度。且在进行刻蚀处理之前,第二区域B的阻挡层3的高度占第二沟槽22的高度的1/2至3/5。
需要说明的是,本实施例中,在刻蚀形成第一凹槽21和第二凹槽22时,具体可以是刻蚀至基底1的顶部的位置,即形成的第一凹槽21和第二凹槽22为贯穿该介质层2的凹槽;也可以是未刻蚀至基底1的位置,即形成的第一凹槽21和第二凹槽22为未贯穿该介质层2的凹槽。
本实施例还提供一种由上述互连结构的形成方法制备得到的互连结构。
采用上述方法制备得到的互连结构,通过在第一沟槽的侧壁和第二沟槽的侧壁形成顶面低于介质层的顶面的阻挡层,然后以阻挡层为掩模,对第一沟槽侧部和第二沟槽侧部的介质层进行刻蚀处理,可以使得在进行研磨处理前,第二区域上的剩余的介质层的顶面高于相邻第一沟槽之间剩余的介质层的顶面,那么在对沟槽填充材料层和介质层进行研磨处理时,第二区域的介质层的阻挡作用大于第一区域的介质层的阻挡作用,可以使得最终研磨处理后形成的第一导电填充层和第二导电填充层之间的顶面高度差异较小,可以有效地提高器件的稳定性和可靠性。
虽然通过参照本发明的某些优选实施方式,已经对本发明进行了图示和描述,但本领域的普通技术人员应该明白,以上内容是结合具体的实施方式对本发明所作的进一步详细说明,不能认定本发明的具体实施只局限于这些说明。本领域技术人员可以在形式上和细节上对其作各种改变,包括做出若干简单推演或替换,而不偏离本发明的精神和范围。
Claims (18)
1.一种互连结构的形成方法,其特征在于,包括:
提供基底,在所述基底上形成介质层,所述介质层包括第一区域和第二区域;
在所述介质层的第一区域内形成第一沟槽,在所述介质层的第二区域内形成第二沟槽,所述第一沟槽的宽度小于所述第二沟槽的宽度;
在所述第一沟槽的侧壁和所述第二沟槽的侧壁形成阻挡层,所述阻挡层的顶面低于所述介质层的顶面;以所述阻挡层为掩模,对所述第一沟槽侧部和所述第二沟槽侧部的介质层进行刻蚀处理,以使所述第二区域上的剩余的介质层的顶面高于所述第一区域上的剩余的介质层的顶面;
进行所述刻蚀处理之后,在所述第一沟槽和所述第二沟槽内、及所述介质层和所述阻挡层的顶部形成沟槽填充材料层;
对所述沟槽填充材料层和所述介质层进行研磨直至暴露出所述阻挡层的顶面,以在所述第一沟槽中形成第一导电填充层,在所述第二沟槽中形成第二导电填充层。
2.如权利要求1所述的互连结构的形成方法,其特征在于,形成所述阻挡层的方法包括:
在所述第一沟槽的底部和侧壁、所述第二沟槽的底部和侧壁、以及所述介质层上形成初始阻挡层;
对所述初始阻挡层进行回刻蚀工艺,以去除所述介质层的顶部的初始阻挡层、所述第一沟槽和所述第二沟槽底部的所述初始阻挡层、以及第一沟槽和第二沟槽侧壁的部分阻挡层,形成所述阻挡层。
3.如权利要求2所述的互连结构的形成方法,其特征在于,通过化学气相沉积工艺或原子层沉积工艺形成所述初始阻挡层。
4.如权利要求1所述的互连结构的形成方法,其特征在于,所述阻挡层的材料包括氮化硅。
5.如权利要求1所述的互连结构的形成方法,其特征在于,所述阻挡层的厚度为10埃至100埃。
6.如权利要求1所述的互连结构的形成方法,其特征在于,进行所述刻蚀处理之前,所述第二区域的阻挡层的高度占据所述第二沟槽的高度的1/2至3/5,所述第一区域的阻挡层的高度占据所述第一沟槽的高度的1/2至3/5。
7.如权利要求1所述的互连结构的形成方法,其特征在于,所述刻蚀处理为横向刻蚀处理。
8.如权利要求1或7所述的互连结构的形成方法,其特征在于,进行所述刻蚀处理之后且在形成所述沟槽填充材料层之前,所述第二沟槽侧部的介质层包括介质底部区和位于介质底部区上的介质顶部区,所述介质底部区被第二区域的阻挡层完全覆盖,所述介质顶部区被所述第二区域的阻挡层暴露,所述介质顶部区的宽度小于所述介质底部区的宽度,所述介质底部区的顶面与所述第二区域的阻挡层的顶面齐平,相邻第一沟槽之间的介质层的顶面与所述第一区域的阻挡层的顶面齐平。
9.如权利要求1或7所述的互连结构的形成方法,其特征在于,采用各向同性刻蚀工艺进行所述刻蚀处理。
10.如权利要求1所述的互连结构的形成方法,其特征在于,形成所述阻挡层之后,且在进行所述刻蚀处理之前,还包括:在所述第一沟槽和所述第二沟槽的底部形成保护层;在形成所述沟槽填充材料层之前,去除所述保护层。
11.如权利要求10所述的互连结构的形成方法,其特征在于,所述保护层的材料包括底部抗反射涂层材料。
12.如权利要求8所述的互连结构的形成方法,其特征在于,进行所述刻蚀处理之后,所述介质顶部区的侧壁与相邻的所述阻挡层之间的距离大于等于相邻所述第一沟槽之间介质层的宽度的一半,且小于等于相邻所述第二沟槽之间介质层的宽度的一半。
13.如权利要求1所述的互连结构的形成方法,其特征在于,进行研磨处理的步骤包括:
对所述沟槽填充材料层和所述介质层进行主研磨处理;
进行所述主研磨处理之后,对所述沟槽填充材料层、所述介质层进行过研磨处理至暴露出所述阻挡层的顶面。
14.如权利要求13所述的互连结构的形成方法,其特征在于,进行所述主研磨处理中,对所述沟槽填充材料层的研磨速率与对所述介质层的研磨速率之比为第一比值;进行所述过研磨处理中,对所述沟槽填充材料层的研磨速率与对所述介质层的研磨速率之比为第二比值,所述第二比值小于所述第一比值。
15.如权利要求1所述的互连结构的形成方法,其特征在于,通过化学机械研磨工艺对所述沟槽填充材料层和所述介质层进行研磨处理。
16.如权利要求1所述的互连结构的形成方法,其特征在于,所述介质层的材料为氧化物。
17.如权利要求1所述的互连结构的形成方法,其特征在于,所述沟槽填充材料为金属材料。
18.一种互连结构,其特征在于,由权利要求1-17任一项所述的互连结构的形成方法制备得到。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201911144748.8A CN112825307B (zh) | 2019-11-21 | 2019-11-21 | 一种互连结构的形成方法及互连结构 |
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---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
CN (1) | CN112825307B (zh) |
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