CN105575812B - 一种半导体器件及其制造方法和电子装置 - Google Patents

一种半导体器件及其制造方法和电子装置 Download PDF

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Abstract

本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。该方法包括：S101：提供包括嵌入式离子注入层的半导体衬底，通过刻蚀形成至少两个第一沟槽；S102：形成覆盖第一沟槽的侧壁的第一介电层；S103：形成覆盖第一介电层的侧面与第一沟槽的底壁的掺杂多晶硅层；S104：刻蚀去除掺杂多晶硅层覆盖第一沟槽的底壁的部分并继续刻蚀以形成贯穿嵌入式离子注入层的第二沟槽；S105：在第二沟槽内形成第二介电层以形成包括两个相邻的第二介电层与嵌入式离子注入层的隔离框，在隔离框内形成电子元件。由于该方法制得的器件包括该隔离框，因而可以降低器件的尺寸。该半导体器件同样具有上述优点。该电子装置包括上述的半导体器件，同样具有上述优点。

Description

一种半导体器件及其制造方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
背景技术
在半导体技术领域中，为获得良好的噪声抑制能力，通常将某些元器件(例如模拟器件)设置于位于半导体衬底内的隔离框之中。
其中，图1示出了现有技术中采用隔离框的半导体器件的一种剖视图。如图1所示，该半导体器件包括半导体衬底100、位于半导体衬底100内的由嵌入式离子注入层101和位于深沟槽内的掺杂多晶硅层102构成的隔离框以及位于该隔离框内的电子元件103。其中，在嵌入式离子注入层101与掺杂多晶硅层102相交的位置通常形成结(junction)结构，如图1所示。人们通常将该隔离框称作“结隔离袋”(junction isolation pocket)。在现有技术中，掺杂多晶硅层102与嵌入式离子注入层101的掺杂类型相同。在很多情况下，掺杂多晶硅层102上会被施加相反的电压以增大势垒。而为降低掺杂多晶硅层102的电阻，其掺杂的剂量通常比较高。
现有技术中通常先形成隔离框再形成位于该隔离框内的电子元件103，而在形成电子元件103的过程中，各种热工艺(指产生热量的工艺，英文名称为“thermal process”)均会对掺杂多晶硅层102造成不良影响，导致其中的掺杂物向包括水平方向在内的各个方向扩散。于是，为保证隔离框的隔离效果，不得不增大相邻的隔离框之间的距离A(如图1所示)，而这将最终导致半导体器件的尺寸增大。
由此可见，现有技术中的上述半导体器件存在着因隔离框易受后续的热工艺影响而导致相邻的隔离框之间的距离比较大，进而导致半导体器件的尺寸比较大的技术问题。因此，为解决上述技术问题，有必要提出一种新的半导体器件及其制造方法。
发明内容
针对现有技术的不足，本发明提出一种半导体器件及其制造方法和电子装置，可以在保证隔离框的隔离效果同时降低半导体器件的尺寸。
本发明的一个实施例提供一种半导体器件的制造方法，所述方法包括：
步骤S101：提供包括嵌入式离子注入层的半导体衬底，通过刻蚀形成位于所述半导体衬底内且底部暴露出所述嵌入式离子注入层的至少两个第一沟槽；
步骤S102：形成覆盖所述第一沟槽的侧壁的第一介电层；
步骤S103：形成覆盖所述第一介电层的侧面与所述第一沟槽的底壁的掺杂多晶硅层；
步骤S104：刻蚀去除所述掺杂多晶硅层覆盖所述第一沟槽的底壁的部分并继续刻蚀，以形成贯穿所述嵌入式离子注入层的第二沟槽；
步骤S105：在所述第二沟槽内形成第二介电层以形成包括两个相邻的所述第二介电层与所述嵌入式离子注入层的隔离框，在所述隔离框内形成电子元件。
可选地，在所述步骤S104与步骤S105之间还包括步骤S1045：
在所述第二沟槽的底部形成与所述掺杂多晶硅层的掺杂类型相反的离子注入区。
可选地，在所述步骤S103中形成的所述掺杂多晶硅层与在所述步骤S101中提供的所述半导体衬底中的所述嵌入式离子注入层的掺杂类型相同。
可选地，在所述步骤S101中所提供的所述半导体衬底采用如下方法制备：
步骤S1011：提供第一半导体衬底，通过离子注入在所述第一半导体衬底的靠近第一表面的一侧形成离子注入层；
步骤S1012：在所述第一半导体衬底的所述第一表面上外延生长半导体材料层以形成所述半导体衬底。
可选地，所述步骤S102包括：
步骤S1021：沉积覆盖所述第一沟槽的侧壁和底壁的介电材料层；
步骤S1022：刻蚀去除所述介电材料层覆盖所述第一沟槽的底壁的部分。
本发明的又一个实施例提供一种半导体器件，其包括半导体衬底、位于所述半导体衬底内的隔离框以及位于所述隔离框内的电子元件，其中所述隔离框包括：
位于所述半导体衬底内的嵌入式离子注入层，
位于所述半导体衬底内且贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分与所述嵌入式离子注入层的两个第二介电层，
位于所述第二介电层两侧且贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分的掺杂多晶硅层，
以及位于所述掺杂多晶硅层的外侧且贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分的第一介电层。
可选地，所述隔离框还包括位于所述半导体衬底内且位于所述第二介电层的下端外围的与所述掺杂多晶硅层的掺杂类型相反的离子注入区。
可选地，所述掺杂多晶硅层与所述嵌入式离子注入层的掺杂类型相同。
可选地，在所述半导体器件中，相邻的所述隔离框共用同一个所述第二介电层。
本发明的再一个实施例提供一种电子装置，其包括半导体器件以及与所述半导体器件相连接的电子组件，其中所述半导体器件包括半导体衬底、位于所述半导体衬底内的隔离框以及位于所述隔离框内的电子元件，其中所述隔离框包括：
位于所述半导体衬底内的嵌入式离子注入层，
位于所述半导体衬底内且贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分与所述嵌入式离子注入层的两个第二介电层，
位于所述第二介电层两侧且贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分的掺杂多晶硅层，
以及位于所述掺杂多晶硅层的外侧且贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分的第一介电层；
其中，所述掺杂多晶硅层与所述嵌入式离子注入层的掺杂类型一致，所述嵌入式离子注入层通过所述掺杂多晶硅层与外部电位相连接。
本发明的半导体器件的制造方法，由于制得的隔离框包括嵌入式离子注入层与两个相邻的贯穿该嵌入式离子注入层的第二介电层，因而可以在保证对电子元件的隔离效果的同时降低半导体器件的尺寸。本发明的半导体器件所包括的隔离框包括嵌入式离子注入层与两个相邻的贯穿该嵌入式离子注入层的第二介电层，因此可以在保证对电子元件的隔离效果的同时降低半导体器件的尺寸。本发明的电子装置包括上述的半导体器件，同样具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为现有的一种半导体器件的剖视图；
图2A、图2B、图2C、图2D、图2E和图2F为本发明实施例一的半导体器件的制造方法的相关步骤形成的结构的剖视图；
图3为本发明实施例一的半导体器件的制造方法的一种流程图；
图4为本发明实施例二的半导体器件的一种剖视图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
本发明实施例的半导体器件的制造方法，用于制造包括隔离框和位于该隔离框内的电子元件的半导体器件。其中，该电子元件可以为模拟器件或其他类型的器件。该隔离框可以提高该电子元件的抗噪声能力、减小串扰(cross talk)和栓锁效应(latch up)。
下面，参照图2A至2F和图3来具体描述本发明实施例的半导体器件的制造方法。其中，图2A至图2F为本发明实施例的半导体器件的制造方法的相关步骤形成的结构的剖视图；图3为本发明实施例的半导体器件的制造方法的一种流程图。
本发明实施例的半导体器件的制造方法，包括如下步骤：
步骤A1：提供包括嵌入式离子注入层201的半导体衬底200，形成硬掩膜层300并利用其进行刻蚀以形成位于半导体衬底200内且底部暴露出所述嵌入式离子注入层201的至少两个第一沟槽202，如图2A所示。
其中，图2A示出了3个第一沟槽202。本领域的技术人员可以理解，本实施例中第一沟槽的数量并不以此为限。
其中，嵌入式离子注入层201中所包括的离子可以为N型或P型。
示例性地，该包括嵌入式离子注入层201的半导体衬底200可以采用如下方法制备：
步骤A11：提供第一半导体衬底，通过离子注入在该第一半导体衬底的靠近第一表面的一侧形成离子注入层。
其中，该离子注入所采用的离子可以为N型离子或P型离子。
步骤A12：在该第一半导体衬底的第一表面上外延生长半导体材料层，以形成半导体衬底200。其中，该离子注入层即为嵌入式离子注入层201。
在本实施例中，硬掩膜300的材料可以为氮化硅或其他合适的材料。
其中，所采用的刻蚀方法可以为干法刻蚀或其他合适的方法。
步骤A2：形成覆盖第一沟槽202的侧壁的第一介电层203，如图2B所示。
示例性地，步骤A2包括如下步骤：
步骤A21：沉积覆盖第一沟槽202的侧壁和底壁的介电材料层，
步骤A22：去除该介电材料层覆盖第一沟槽202的底壁的部分，以形成第一介电层203。
其中，第一介电层203的材料可以为氧化硅、氮化硅或其他合适的材料。
步骤A3：形成覆盖第一介电层203的侧面与第一沟槽202的底壁的掺杂多晶硅层204，如图2C所示。
其中，第一介电层203的侧面指第一介电层203的朝向第一沟槽202的中心的表面，如图2C所示。形成掺杂多晶硅层204的方法，可以为沉积法或其他合适的方法。
在本实施例中，掺杂多晶硅层204的掺杂类型与嵌入式离子注入层201的掺杂类型相同。
其中，掺杂多晶硅层204与嵌入式离子注入层201相接触，用作嵌入式离子注入层201的接触区。也就是说，嵌入式离子注入层201可以由掺杂多晶硅层204在电学上接引出来从而连接至外部电位。
步骤A4：刻蚀去除掺杂多晶硅层204覆盖第一沟槽202的底壁的部分并继续刻蚀以形成贯穿嵌入式离子注入层201的第二沟槽205，在第二沟槽205的底部形成与掺杂多晶硅层204的掺杂类型相反的离子注入区206，如图2D所示。
其中，所采用的刻蚀方法可以为干法蚀刻或其他合适的刻蚀方法。形成的第二沟槽205位于第一沟槽202的中心区域并贯穿嵌入式离子注入层201，如图2D所示。并且，第二沟槽205可以延伸入离子注入区206，如图2D所示。
在本步骤中，还可以包括去除硬掩膜层300的步骤。
步骤A5：在第二沟槽205内形成第二介电层207，以形成包括相邻的所述第二介电层207与所述嵌入式离子注入层201的隔离框2017，如图2E所示。
示例性地，形成第二介电层207的方法为沉积介电材料并进行CMP。
其中，第二介电层207的材料可以为氧化硅、氮化硅或其他合适的材料。第二介电层207的材料可以与第一介电层203的材料相同。
在本实施例中，隔离框2017为袋状(pocket)结构。其中，位于第二介电层207外侧的掺杂多晶硅层204和第一介电层203也可以视为隔离框2017的一部分，在此并不进行限定。
步骤A6：在隔离框2017内形成电子元件208，如图2F所示。
其中，电子元件208可以为模拟器件或其他各种可行的器件。在本实施例中，隔离框2017环绕电子元件208的侧面和底面，因而可以提高该电子元件的抗噪声能力、减小串扰和栓锁效应。
在本实施例中，第一介电层203、掺杂多晶硅层204和第二介电层207构成类似“三明治”的结构，如图2F所示。其中，嵌入式离子注入层201用于将电子元件与半导体衬底200位于嵌入式离子注入层201下方的部分进行隔离。第一介电层203用于将掺杂多晶硅层204与电子元件208隔离。掺杂多晶硅层204用于作为嵌入式离子注入层201的接触区(pickup)，可以通过其向嵌入式离子注入层201施加电压从而形成结(junction)隔离。第二介电层207用于将位于其两侧的隔离框进行隔离。
在本发明实施例中，在形成电子元件208的过程中，各种热工艺(thermalprocess)仍会导致掺杂多晶硅层204中的掺杂离子的扩散，形成掺杂扩散区204’，如图2F所示。然而，由于第二介电层207和离子注入区206可以阻止掺杂多晶硅层204中的掺杂离子在水平方向的扩散，形成的掺杂扩散区204’不会扩散到相邻的隔离框中去，因而无需如现有技术那样通过增大相邻的两个隔离框之间的距离来保证隔离效果，因此可以降低半导体器件的尺寸。特别地，在本发明实施例的半导体器件中，相邻的两个隔离框207可以共用同一个第二介电层207(如图2F所示)，因而可以在保证隔离效果的同时进一步降低半导体器件的尺寸。
在本发明实施例中，在某些情况下，如果省略离子注入区206，由于第二介电层207的存在，仍可以阻止掺杂多晶硅层204中的掺杂离子在水平方向的扩散，从而实现在保证隔离效果的同时，降低半导体器件的尺寸。
也就是说，本发明实施例的半导体器件的制造方法，由于制得的隔离框包括嵌入式离子注入层201与两个相邻的贯穿该嵌入式离子注入层201的第二介电层207，因而可以在保证隔离框对位于其内部的电子元件的隔离效果的同时，减小相邻的两个隔离框之间的距离，从而可以降低半导体器件的尺寸。
其中，图3示出了本发明实施例的半导体器件的制造方法的一种典型流程，主要包括：
步骤S101：提供包括嵌入式离子注入层的半导体衬底，通过刻蚀形成位于所述半导体衬底内且底部暴露出所述嵌入式离子注入层的至少两个第一沟槽；
步骤S102：形成覆盖所述第一沟槽的侧壁的第一介电层；
步骤S103：形成覆盖所述第一介电层的侧面与所述第一沟槽的底壁的掺杂多晶硅层；
步骤S104：刻蚀去除所述掺杂多晶硅层覆盖所述第一沟槽的底壁的部分并继续刻蚀，以形成贯穿所述嵌入式离子注入层的第二沟槽；
步骤S105：在所述第二沟槽内形成第二介电层以形成包括两个相邻的所述第二介电层与所述嵌入式离子注入层的隔离框，在所述隔离框内形成电子元件。
实施例二
本发明实施例提供一种半导体器件，其可以采用实施例一所述的方法制备。下面，参照图4来介绍本发明实施例的半导体器件的具体结构。
如图4所示，本发明实施例的半导体器件包括半导体衬底200、位于所述半导体衬底内的隔离框2017以及位于所述隔离框内的电子元件208。其中，所述隔离框2017包括：
位于所述半导体衬底内的嵌入式离子注入层201，
位于所述半导体衬底内且贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分与所述嵌入式离子注入层的两个第二介电层207，
位于所述第二介电层两侧且贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分的掺杂多晶硅层204，
以及位于所述掺杂多晶硅层的外侧且贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分的第一介电层203。
在一个实例中，隔离框2017还包括位于所述半导体衬底200内且位于所述第二介电层的下端外围的与所述掺杂多晶硅层的掺杂类型相反的离子注入区206，如图4所示。
在本实施例中，掺杂多晶硅层204与嵌入式离子注入层201的掺杂类型相同。其中，嵌入式离子注入层201可以通过掺杂多晶硅层204与外部电位相连接。
在本发明实施例的半导体器件中，相邻的所述隔离框2017可以共用同一个所述第二介电层207，如图4所示。
关于本发明实施例的半导体器件的具体结构可以参照上述实施例一，此处不再赘述。
本发明实施例的半导体器件，由于隔离框包括嵌入式离子注入层与两个相邻的贯穿该嵌入式离子注入层的第二介电层，因此可以在保证隔离框对电子元件的隔离效果的同时降低半导体器件的尺寸。
实施例三
本发明实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件为根据实施例一所述的半导体器件的制造方法所制得的半导体器件，或者为实施例二所述的半导体器件。
其中，该电子组件，可以为分立器件、集成电路等任何电子组件。
示例性地，所述半导体器件包括半导体衬底、位于所述半导体衬底内的隔离框以及位于所述隔离框内的电子元件，其中所述隔离框包括：
位于所述半导体衬底内的嵌入式离子注入层，
位于所述半导体衬底内且贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分与所述嵌入式离子注入层的两个第二介电层，
位于所述第二介电层两侧且贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分的掺杂多晶硅层，
以及位于所述掺杂多晶硅层的外侧且贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分的第一介电层。
其中，所述掺杂多晶硅层与所述嵌入式离子注入层的掺杂类型一致，所述嵌入式离子注入层通过所述掺杂多晶硅层与外部电位相连接。
本发明实施例的电子装置，由于使用了上述的半导体器件，因而同样具有上述优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
步骤S101：提供包括嵌入式离子注入层的半导体衬底，通过刻蚀形成位于所述半导体衬底内且底部暴露出所述嵌入式离子注入层的至少两个第一沟槽；
步骤S102：形成覆盖所述第一沟槽的侧壁的第一介电层；
步骤S103：形成覆盖所述第一介电层的侧面与所述第一沟槽的底壁的掺杂多晶硅层；
步骤S104：刻蚀去除所述掺杂多晶硅层覆盖所述第一沟槽的底壁的部分并继续刻蚀，以形成贯穿所述嵌入式离子注入层的第二沟槽；
步骤S105：在所述第二沟槽内形成第二介电层以形成包括两个相邻的所述第二介电层与所述嵌入式离子注入层的隔离框，在所述隔离框内形成电子元件。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S104与步骤S105之间还包括步骤S1045：
在所述第二沟槽的底部形成与所述掺杂多晶硅层的掺杂类型相反的离子注入区。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中形成的所述掺杂多晶硅层与在所述步骤S101中提供的所述半导体衬底中的所述嵌入式离子注入层的掺杂类型相同。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中所述提供的所述半导体衬底采用如下方法制备：
步骤S1011：提供第一半导体衬底，通过离子注入在所述第一半导体衬底的靠近第一表面的一侧形成离子注入层；
步骤S1012：在所述第一半导体衬底的所述第一表面上外延生长半导体材料层以形成所述半导体衬底。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S102包括：
步骤S1021：沉积覆盖所述第一沟槽的侧壁和底壁的介电材料层；
步骤S1022：刻蚀去除所述介电材料层覆盖所述第一沟槽的底壁的部分。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S105中，相邻的所述隔离框共用同一个所述第二介电层。
7.一种半导体器件，其特征在于，所述半导体器件包括半导体衬底、位于所述半导体衬底内的隔离框以及位于所述隔离框内的电子元件，其中所述隔离框包括：
位于所述半导体衬底内的嵌入式离子注入层，
位于所述半导体衬底内且贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分与所述嵌入式离子注入层的两个第二介电层，
位于所述第二介电层两侧且贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分的掺杂多晶硅层，
位于所述半导体衬底内且位于所述第二介电层的下端外围的与所述掺杂多晶硅层的掺杂类型相反的离子注入区，
以及位于所述掺杂多晶硅层的外侧且贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分的第一介电层。
8.如权利要求7所述的半导体器件，其特征在于，所述掺杂多晶硅层与所述嵌入式离子注入层的掺杂类型相同。
9.如权利要求7所述的半导体器件，其特征在于，在所述半导体器件中，相邻的所述隔离框共用同一个所述第二介电层。
10.一种电子装置，其特征在于，包括半导体器件以及与所述半导体器件相连接的电子组件，其中所述半导体器件包括半导体衬底、位于所述半导体衬底内的隔离框以及位于所述隔离框内的电子元件，其中所述隔离框包括：
位于所述半导体衬底内的嵌入式离子注入层，
位于所述半导体衬底内且贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分与所述嵌入式离子注入层的两个第二介电层，
位于所述第二介电层两侧且贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分的掺杂多晶硅层，
位于所述半导体衬底内且位于所述第二介电层的下端外围的与所述掺杂多晶硅层的掺杂类型相反的离子注入区，
以及位于所述掺杂多晶硅层的外侧且贯穿所述半导体衬底位于所述嵌入式离子注入层上方的部分的第一介电层；
其中，所述掺杂多晶硅层与所述嵌入式离子注入层的掺杂类型一致，所述嵌入式离子注入层通过所述掺杂多晶硅层与外部电位相连接。
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