JPH03148872A - Ｍｉｓゲート制御型サイリスタ半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、Ｍ　Ｉ　Ｓ　（１ｌｅｔａｌ　Ｉｎｓｕｌａ
ｔｅｒ　Ｓｅｍｉｃｏｎｄ−ｕｃｔｏｒ）ゲート制御に
よってターンオン動作とターンオフ動作をするサイリス
タ半導体装置に関し、特に、伝導度変調型ＭＩＳＦＥＴ
　（ＩＧＢＴ）構造を備え、半導体集積回路に適するＭ
ＩＳゲート制御型サイリスタ半導体装置に関するもので
ある。

〔従来の技術〕

ｐｎｐｎ構造のサイリスタは大電力用のスイッチング素
子として使われているが、元来、これは電流駆動素子で
あるので消費電力が大きく、またターンオフさせるため
に、アノード・カソード間を電圧無印加として素子電流
を除去する必要がある。

最近、伝導度変調型ＭＩＳＦＥＴ　（ＩＧＢＴ）構造に
ターンオフ用ＭＯＳ部を設け、そのラフチアツブ現象を
利用して大電流を流すＭＯＳゲート制御型サイリスタが
開発された。このＭＯＳゲート制御型サイリスタは、第
６図に示すように、ｐ９型のアノード領域仕に積層され
たｎ−型のｐｎｐベース層３と、このｐｎｐベース層３
上のゲート酸化膜４を介して形成されたポリシリコンの
ターンオン用ゲー）　１１５　ａ及びターンオフ用ゲー
ト膜５ｈをマスクとしてセルファラインにより２重拡散
で形成されたｐ型のｎｐｎベース領域（サイリスタのゲ
ート領域）６及びｎ−型のカソード領域７と、このカソ
ード領域７内に島状に拡散形成されたｐ０型のオフドレ
イン領域１３と、ターンオン用ゲート膜５ａの上に導電
接触するターンオン用ゲート電極８ａ及びターンオフ用
ゲート膜５ｂの上に導電接触するターンオフ用ゲート電
極８ｂと、ｎ型のカソード領域７及びｐ型のオフドレイ
ン領域１３に導電接触するカソード電極１０と、アノー
ド領域ｌの裏面側に導電接触するアノード電極１１と、
を備えるものである。

このサイリスタでは、ｐ０型のアノード領域１゜ｎ′″
型のｐｎｐベース層３．Ｐ型のｎｐｎベース領域６．ｎ
型のカソード領域７がｐｎｐｎ構造を形成している。な
お、ｎｐｎベース領域６の曲面部の電界集中を緩和する
ために、ｐ−型のグラフトベース１２が形成されている
。

このサイリスタの動作について第７図に示す等価回路を
参照しつつ説明する。カソード電極ｌＯに対してアノー
ド電極１１を正電位にバイアスしておき、ターンオン用
ゲート電極８　ａ、に正電位の電圧パルスを加えると、
ターンオン用ゲート膜５ａにゲート酸化膜４を介して対
向するｐ型のｎｐｎベース領域６の表面層がｎ型に反転
して、カソード領域７とｐｎｐベース層３とが導通し、
多数キャリアたる電子がターンオン用ＭＩＳ部のソース
たるカソード領域７からドレイン領域たるｐｎｐベース
層３に流入し、Ｐ９型のアノード領域１．ｎ−型のＰｎ
ｐベース層３及びｐ型のｎｐｎベース領域６で構成され
るｐｎｐ）ランジスタがオン状態となり、少数キャリア
たる正孔がｐ型のアノード領域ｌからｐ型のｎｐｎベー
ス領域６に注入し、これによりｎｐｎベース領域６の短
絡抵抗Ｒ３の電圧降下てｎ型のカソード領域７．ｐ型の
ｎｐｎ”Ｃ−ス領域６及びｎ−型のｐｎｐベース層３で
構成されるｎｐｎ）ランジスタがオン状態となるから、
サイリスタがオン状態となる。一方、このオン状態にお
いてターンオフ用電極８ｂに負電位の電圧パルスを加え
ると、ターンオフ用ゲート膜５ｂにゲート酸化膜４を介
して対向するｎ・型のカソード領域７の表面層がｐ型に
反転して、オフドレイン領域１３とｎｐｎベース領域６
が導通し、正札がターンオフ用ＭＩＳ部のソースたるｐ
型のｎｐｎベース領域６からドレインたるｐ０型のオフ
ドレイン領域１３に流出し、上記ｎｐｎ）ランジスタは
オフ状態になり、これにより上記ｐｎｐ）ランジスタも
オフ状態になるので、サイリスタはオフ状態となる。

このようにＭＯＳゲート制御型サイリスタにおいては、
電圧パルスを加え名だけで容易にターンオフさせること
ができ、またＭＯＳゲートによる電圧駆動のため、消費
電力が少な（て済む。

〔発明が解決しようとする課題〕

しかしながら、上記従来のＭＯＳゲート制御型サイリス
タにあっては、次のような問題点がある。

■　ｐ型のｎｐｎベース領域６．ｎ型のカソード領域７
．ｐ型のオフドレイン領域１３は縦型島状の３重構造を
形成し、ｎ型のカソード領域７の内部に島状にｐ型のオ
フドレイン領域１３をも形成する必要があるので、素子
の作り込みが複雑な構造であり、必然的にカソードＮ域
側が大きくなってしまい、素子の微細化に不向きな構造
である。またカソード電極がオフドレイン領域１３とカ
ソード領域７の両者に導電接触し、ターンオフ用ゲート
膜５ｂがカソード領域７の上に位置するため、殊にター
ンオフ用ＭＩＳ部の設計が困難であり、しきい値電圧等
のＭＩＳ特性の設定が難しい。

■　また、伝導度変調型ＭＩＳＦＥＴ（１，ＧＢＴ）構
造を母体とした縦型のサイリスタ構造であるため、必然
的にアノード電極１１がｐｎｐベース層３の裏側に配置
されるので、かかる構造のサイリスタを集積回路内に作
り込む場合には、表面側は勿論のこと、裏面側にも素子
分離技術を施す必要があり、それ故、基板表裏間の結線
が難しく、集積化に不向な構造である。

■　更に、上記の３重構造の形成と裏面側におけるアノ
ード電極のみの単独形成とが必要となるので、ウェハプ
ロセス上の工数の増大を招く。

そこで、本発明は上記問題点を解決するものであり、そ
の課題は、ｎ０型のカソード領域７の表面側にターンオ
フ用ＭＩＳ部を形成するのではなく、ターンオフ用ＭＩ
Ｓ部の作り込み領域を変更することにより、ターンオフ
用ＭＩｓ部の形成自体に適した構造を有し、集稍回路化
に適用すべき種々の製造プロセスの容易化ないし簡略化
を実現できるＭＩＳゲート制御型サイリスタ半導体装置
を提供することにある。

〔課題を解決するための手段〕

上記の課題を解決するため、本発明の講じた手段は、第
２導電型第４ｎ域（層）の表面側に形成した第２導電型
第２Ｓａ域及びこの第２領域の表面側に島状に形成した
第１導電型第３領域からなる２重構造において、第１領
域の裏面側でなく、その表面側で第２領域に対し離れた
位置に第２導電型第４ｎ域を形成してｐｎｐｎ構造のサ
イリスタとし、第１領域と第３領域とで挟まれた第２領
域の表面側をチャネル形成領域とするターンオン用ＭＩ
Ｓ部を有し、第３領域の表面側でなく、第４領域の表面
側にオフドレイン領域たる第２導電型第４ｎ域を形成し
、この第５領域と第１領域とで挟まれた第４領域の表面
側をターンオフ用ＭＩＳ部のチャネル形成領域となし、
更に、第２領域及び第３領域の表面側に導電接触するカ
ソード電極又はアノード電極たる第１電極と共に、第４
領域及び第５領域の表面側に導電接触するアノード電極
又はカソード電極たる第２電極を設け、加えて、上記第
４領域が第１領域の下面のうち第２領域下に当たる範囲
をｐｎ接合面とする第２導電型延長領域をもつ構造を採
用したものである。

また、上記第４領域の一部たる第２導電型延長領域を設
ける代わりに、第１ｆｆｌ域の下面において少なくとも
第２領域下と第４領域下との間に高濃度の第１導電型第
６領域を形成した構造も採用される。

上記の各ＭＩＳゲート制御型サイリスタ構造においては
、第４領域の第１領域との境界面のうち少なくとも第２
領域側を第１領域よりも不純物濃度の高い第１導電型の
バッファ領域が取り囲む構造も採用される。

〔作用〕

上記の手段によれば、以下の作用が発揮される。

第４領域、第１Ｍ域、第２Ｎ域及び第３領域は、ｐｎｐ
ｎ構造を構成しているので、第１電極と第２電極を介し
て第３領域と第４領域の間に順バイアスを加えても、第
１領域と第２領域の接合面には逆バイアスが加わるので
、電流は流れず、サイ５ラスタはオフ状態にある。この
順バイアス印加状態において、第２領域の表面側をチャ
ネル形成領域とするターンオン用ＭＩＳ部に電圧パルス
を加えると、その第２領域の表面側にチャネル反転層が
形成され、第１領域と第３領域とが導通し、第４領域、
第１領域、第２Ｎ域とから構成されるバイポーラトラン
ジスタがオン状態となり、これにより第２領域の短絡抵
抗による電圧降下で第１領域、第２Ｎ域、第３Ｎ域とか
ら構成されるバイポーラトランジスタもオン状態となる
から、電流量が増大しサイリスタはオン状態となる。

次に、このオン状態のもとで、第４領域の表面側をチャ
ネル形成領域とするターンオフ用ＭＩＳ部に電圧パルス
を加えると、その第４領域の表面側にチャネル反転層が
形成され、第５領域と第１領域とが導通し、第４領域、
第１領域、第２領域とから構成されるバイポーラトラン
ジスタはオフ状態となり、これにより第１領域、第２領
域、第３Ｎ域とから構成されるバイポーラトランジスタ
もオフ状態となるから、サイリスタはオフ状態に戻る。

ターンオフ用ＭＩＳ部は第４領域の表面側に形成された
第５領域をオフドレイン領域とし、この第５領域とオフ
ソース領域としても兼用される第１領域とで挟まれた第
４領域をチャネル形成領域とするから、第３Ｎ域内にオ
フドレイン領域を作り込まずに、第１電極側は第２領域
と第３領域からなる２重構造になる。したがって、従来
よりも第１電極側の領域の構造に余裕が生まれ、第１電
極側の領域を小さくできるため、微細化に適する構造と
なる。また、ＭＩＳ部の設計、形成が容易であることか
ら、しきい値電圧等のＭＩＳ特性設定もし易くなる。

オフドレイン領域たる第５領域は第４領域の表面側に形
成されているが、この第４領域は第１　Ｎ域の表面で第
２領域に対し離間した位置に形成されており、またカソ
ード電極又はアノード電極たる第１電極が第２領域及び
第３領域の表面側に導電接触し、アノード電極又はカソ
ード電極たる第２電極が第４領域及び第５領域の表面側
に導電接触しているから、片面総電極の配置が実現され
る。

したがって、裏面側に素子分離技術を施す必要がなく、
また基板表裏間の結線も不要であるので、ＭＩＳゲート
制御型サイリスタの集積回路への作り込みが可能となる
。

従来のＭＩＳゲート制御型サイリスタはＩＧＢＴを母体
とした縦型電流路を有していたが、本発明においては、
片面総電極でありながら、第４領域が第１　Ｎ域の下面
のうち第２領域下に当たる範囲をｐｎ接合面とする第２
導電型延長領域をもつ構造であるから、縦方向に順次隣
接する第３領域。

第２領域、第１　Ｎ域及び上記延長領域が縦型の実質的
な接合面積大なる電流路を形成しているので、従来と遜
色のない大電流容量が確保される。

前述のように、第２領域と第３領域とは２重構造を採る
が、これに対して同導電型の２重構造を並列的に第４領
域とオフドレイン領域たる第５領域が採るから、両２重
構造の並列同時形成が可能であり、オフドレイン領域の
単独形成の追加工程が不要となるばかりか、全電極が片
面配置であるから、全電極の形成が１工程で済み、それ
故、製造工数の削減が図れる。

また、上記第４領域の一部たる第２導電型延長領域を設
ける代わりに、第１領域の下面において少なくとも第２
領域下と第４領域下との間に高濃度の第１導電型第６領
域を形成した構造においては、この第６領域の存在によ
って第２領域下と第４領域下に縦型の電流経路が形成さ
れると共に、第１領域自体の直列抵抗が低減されるので
、やはり大電流容量が得られる。

第４　ｗｉ域の第１領域との境界面のうち少なくとも第
２領域側を第１　Ｍ域よりも不純物濃度の高い第１導電
型のバッファ領域で取り囲む構造においては、前述の相
隣る２重構造が横型配置であるものの、第４領域と第２
領域間のバンチスルーを防止できるので、高耐圧化と素
子占有面積の縮小化が図れる。

〔実施例〕

次に、本発明の実施例を添付図面に基づいて説明する。

第１図は本発明の第１の実施例に係るＭＩＳゲート制御
型サイリスタ半導体装置の構造を示す断面図である。な
お、第１図において第６図に示す部分と同一部分には同
一参照符号を付しである。

この半導体装置は、層状のｎ−型の第１領域たるｐｎｐ
ベース層３と、このｐｎｐベース層３の表面上に島状に
形成されたｐ型の第２領域たるｎｐｎベース領域６と、
更にこのｎｐｎベースｅＩＭ６の表面上に島状で平面環
状に形成されたｎ型の第３領域たるカソード領域７と、
ｎｐｎベース領域６とは離れた領域でｎｐベース層３の
表面上に形成されたｐ型の第４領域たるアノードウォー
ル領域１と、このアノードウォール領域１の表面上に島
状で平面環状に形成されたｎ型の第５Ｎ域たるオフドレ
イン領域１４と、を備えている。ここで、ｐｎｐベース
Ｍ３はｐ型基板４０上に積層されており、アノードウォ
ール領域１はｐ型基板４０にまで達している。ターンオ
ン用ＭＩＳ部は、ｐｎｐベース層３の表面上のゲート酸
化Ｉｉ４ａと、このゲート酸化膜４ａを介してポリシリ
コンで形成されたターンオン用ゲート膜５ａと、このタ
ーンオン用ゲート膜５ａと導電接触するターンオン用ゲ
ート電極８ａと、ゲート酸化膜４ａ下のｐｎｐベースＮ
３とカソード領域７とで挟まれたｎｐｎベース領域６の
表面部とから構成される装置一方、ターンオフ用ＭＩＳ
部は、ｐｎｐベース層３の表面上のゲート酸化膜４ｂと
、このゲート酸化膜４ｂを介してポリシリコンで形成さ
れたターンオン用ゲート膜５ｂと、このターンオン用ゲ
ート膜５ｂと導電接触するターンオン用ゲート電極８ｂ
と、ゲート酸化膜４ｂ下のオフドレイン領域１４とｐｎ
ｐベース層３とで挟まれたアノードウォール領域１の表
面部とから構成される。ｐｎｐベースＮ３の表面上に形
成された第１電極たるカソード電極１０はｎｐｎベース
領域６にｐ４型のベース・コンタクト領域３０を介して
導電接触すると共に、カソード領域７に導電接触してい
る．また、ｐｎｐベース層３の表面上に形成された第２
電極たるアノード電極１ｌはアノードウォール領域ｌに
ｐ０型のアノード・コンタクト領域３２を介して導電接
触すると共に、オフドレイン領域ｌ４に導電接触してい
る．そしてｎｐｎベース領域６のアノード領域ｌ側には
、ｐ一型のグラフトベースｌ２が形成されている。

この実施例においては、ｐ型のアノードウォール領域１
とｐ型基板４０とがアノード領域５Ｇを構成し、これに
加えてｎ４型のｐｎｐＱ−ス層３．　　ｐ型のｎｐｎベ
ース領域６及びｎ型のカソード領域７がｐｎｐｎのサイ
リスタ構造を構成している。

次に、上記のサイリスタの動作を第２図に示す等価回路
に基づいて説明する。

まず最初に、アノード電極１１をカソード電極ｌＯに対
して正電位にバイアスを加えても、ｐｎｐべ−スｌｉ３
とｎｐｎベース領域６には逆バイアスが加わるので、電
流は流れず、サイリスタはオフ状態にある。

この状態において、ターンオン用電極８ａに正電位の電
圧パルスを加えると、ターンオン用ゲート膜５ａの下に
あるｎｐｎベース領域６のｐｎｐベース層３とカソード
領域７とで挟まれた範囲の表面側がｎ型に反転し、ター
ンオン用ＭＩＳ部のソースたるカソード領域７とドレイ
ンたるｐｎｐベース層３とが導通し、カソード領域７か
らｐｎＰベースＮ３へ電子が流入する。これによりｐ型
のアノード領域５０，ｎ一型のｐｎｐベース層３。

ｐ型のｎｐｎベース領域６で構成されるｐｎｐ）ランジ
スタがオン状態となり、正孔がアノード領域５０からｎ
ｐｎベース領域６に流入し、短絡抵抗Ｒ．の電圧降下に
よりｎ４型のｐｎｐベース層３。

ｐ型のｎｐｎベース領域６，ｎ４型のカソード領域７で
構成されるｎｐｎ）ランジスタもオン状態となるから、
サイリスタ内の電流量は増大しオン状態となる。

次に、このオン状態のもとで、ターンオフ用電極８ｂに
正電位の電圧パルスを加えると、ターンオフ用ゲー）Ｉ
Ｉ５　ｂの下にあるオフドレイン領域ｌ４とｐｎｐベー
ス層３とで挟まれた範囲のアノード領域５０の表面側が
ｎ型に反転し、オフドレイン領域ｌ４とｐｎｐベース層
３が導通し、ターンオフ用ＭＩＳ部のソースたるｐｎｐ
ベース層３からドレインたるオフドレイン領域１４に電
子が流出する。

これによりｐ型のアノード領域５０，ｎ一型のｐｎｐベ
ース層３．ｐ型のｎｐｎベース領域６で構成されるｐｎ
ｐ）ランジスタはオフ状態となり、アノード領域５０か
らｐ型のｎｐｎベース領域６へ正孔が流れなくなるので
、ｎ４型のｐｎｐベース層３、ｐ型のｎｐｎベース領域
６，ｎ０型のカソード領域７で構成されるｎｐｎ）ラン
ジスタもオフ状態となるから、サイリスタ内の電流は減
少してオフ状態に戻る。

本実施例によれば、カソード電極１０側がｐ型のｎｐｎ
ベースＮ域６とカソード領域７との２１１構造になるの
で、構造設計上の余裕があり、微細化可能であると共に
、ＭＩＳ部の構造も簡単になり、設計、形成も容易であ
るから、しきい値等のＭＩＳ特性の設定もし易くなる。

更に、アノード電極が基板の表面側に配置されたので、
片面総電極となり、裏面側に素子分離技術を施す必要が
なく、また基板表裏間の結線も不要であるから、この実
施例に係るＭＩＳゲート制御型サイリスタの集積回路内
への作り込みが可能となる。

また、アノード領域５０の延長領域たるｐ型基板４０の
存在により、カソード領域７からｎｐｎベース領域６＊
　　ｐｎｐベース層３及びｐ型基板４０へと進む縦方向
の電流経路が形成されるので、実質的に接合面積が増加
したことになり、オン状態における抵抗が減少し、従来
の技術と同様に大電流容量が得られる。

また、ｎｐｎベース領域６とカソード領域７により形成
された２重構造と、アノードウォール領域ｌとオフドレ
イン領域１４により形成された２重構造とは、導電型が
同一配列である。したがって、両構造を同時並行して形
成することができる。その上、片面に全ての電極１Ｇ、
１１．８　ａ　、　　８　ｂがあるから電極形成も１工
程で済み、上記の２重構造の形成工程も合わせ考慮する
と、製造工程数を大幅に削減することができる。

ターンオン用ＭＩＳ部とターンオフ用ＭＩＳ部は両方と
も同じｎチャネル型であるため、反転特性の設定が容易
であると共に、ターンオフ動作の高速化が期待できる。

更に、グラフトベース工２が形成されているため、ｎｐ
ｎベース領域６とｐｎｐベースＮ３との間の空乏層の電
界集中が緩和され、高耐圧が維持される。

なお、第３図には上記実施例と逆導電型のＭＩＳゲート
制御型サイリスタの等価回路を示す。このＭＩＳゲート
制御型サイリスタの場合は、ターンオン用ＭＩＳ部とタ
ーンオフ用ＭＩＳ部が両方ともｐチャネル型となるため
、ｎチャネル型の上記実施例と比べてターンオン及びタ
ーンオフの動作速度が若干遅くなるものの、他の作用効
果は実質的に同様である。

第４図は本拠明に係るＭＩＳゲート制御型サイリスタを
集積回路中に形成した場合の第２の実施例を示す断面図
である。なお、第４図において第１図に示す部分と同一
部分には同一参照符号を付し、その部分の説明は省略す
る。

本実施例においては、ｐｎｐベースＮ３はＰ型基板４０
内に形成されたｐ型の拡散分離層４２によりｐｎ接合分
離されている。ｐｎｐベース層３の底面側には、ｐｎｐ
ベース層３の直列抵抗を低減するための第６領域たるｎ
型の埋込層１６が形成されている。また、オフドレイン
領域１４とアノード・コンタクト領域３２は、基板４０
と非接触のアノード領域２に囲まれている。このアノー
ド領域２はｐｎｐベースＮ３の表面側に島状に形成され
ており、そのアノード領域２の周囲はｐｎｐベース層３
の不純物濃度よりも高濃度のｎ型のバッファ領域３６に
取り囲まれている。

この実施例は、実際にｐｎ接合分離を用いて形成される
集積回路に作り込んだ構造となっており、特に全電極が
基板表面側に形成されているため、裏面側の素子分離を
行なう必要がなく、製造工程数が削減できる上に回路配
線の取回しも容易である。また、ｎ型の埋込層１６によ
り、ｐｎｐベースＮ３の直列抵抗が低減され、電流容量
が太きくなる。

更に、バッファ領域３６により、アノード領域２とグラ
フトベース１２との間及びアノード領域２と拡散分離層
４２の間のパンチスルーを防止されるため、高耐圧化と
素子の縮小化が図れる。

この第２の実施例において、ＰｎＰベース層３の表面側
でアノード領域２がｎｐｎベース領域６を環状に取り囲
む平面パターンとなっている場合には、前記バッファ領
域３６を第４図の点線で示すようにｎ型埋込層１６にま
で到達させた高濃度のバッファ領域３８とし、このバッ
ファ領域３８及びｎ型埋込層１６で島Ｎ域たるｐｎｐベ
ースＮ３を包囲する構造とすれば、拡散分Ｍ層４２へ流
れる寄生電流を抑制することができる。

以上説明した第１の実施例及び第２の実施例において、
アノードウォール領域１又はアノード領域２とｎｐｎベ
ース領域６との間の距離が十分にとれない場合には、ｐ
ｎｐベース層３０表面上のカソード配線等による電界の
影響を受けるおそれがあり、アノードウォール領域１又
はアノード領域２とｎｐｎベース領域６との間のパンチ
スルーやリークを生じて耐圧不良を起こす場合があるが
、ターンオフ用ＭＩＳ部のゲート膜５ｂはこれらの電界
を遮蔽するフィールドプレートとしての効果をもつので
、耐圧不良を防止することができる。

更に、ターンオフ用ゲート１１５　ｂの形状をｐｎｐベ
ース層３の表面上に延長させた特別の形状をとることに
より、フィールドプレートとしての効果をより高めるこ
とができる。

次に、上記第２実施例に係るＭＩＳゲート制御型サイリ
スタの製造方法の一例を第５図に基づいて説明する。

第５図（ａ）に示すように、ｐ型シリコン基板４０上に
ｎ−型のｐｎＰベース層３をエピタキシャル成長させ、
その表面にゲート酸化膜４を形成し、ポリシリコンを選
択的に堆積させて、ターンオン用ゲート膜５ａ及びター
ンオフ用ゲート膜５ｂを並行して形成する。次に、第５
図（ｂ）に示すように、ターンオン用ゲート膜５ａ及び
ターンオフ用ｙ−）１１５ｂをマスクとしてセルファラ
インによりこれらのゲート股間にボロン等のｐ型不純物
元素を拡散させ、アノード領域２とｎｐｎベースＮ域６
とを並行して形成する。更に、第５図（Ｃ）に示すよう
に、ターンオン用ゲートｌＩＩ５ａ及びターンオフ用ゲ
ート膜５ｂの間に形成したマスクと両ゲート膜をマスク
としてセルファラインによりリン等のｎ型不純物元素を
拡散させて、オフドレイン領域１４とカソード領域７と
を並行して形成する。その後電極形成、配線形成等を行
いＭＫＳゲート制御型サイリスタを完成させる。

以上説明した製造方法においては、カソード電極１０例
の領域とアノード電極１１例の領域とが両方とも同一導
電型配列の２重構造を有することに着目し、これら両電
極側の領域を同時並行して形成する点に特徴があり、従
来の技術によるサイリスタの製造工程と較べてみると、
工程数を大幅に削減することができる。

〔発明の効果〕

以上説明したように、本発明に係るＭＩＳゲート制御型
サイリスタ半導体装置は、オフドレイン領域たる第５領
域が第４　ＳＫＩ域に形成され、第１領域の底面に第１
導電型の延長領域又は第２導電型の埋込層を備えること
を特徴とするものであるから、次の効果を奏する。

０　第３Ｍ域内にオフドレイン領域が作り込まれず、第
１電極側の第２領域と第３領域が単に２重構造となるの
で、従来よりも第１電極側の領域構造に余裕が生まれ、
微細化に適する構造となる。

また、ＭＩＳ部の設計等も容易となり、且つチャネル型
が相等しいから、しきい値電圧等のＭＩＳ特性の設定も
し易くなる。

０　片面総電極の利益がもたらされるので、素子分離と
配線形成が簡略化され、集積回路中に形成する場合に適
している。

■　第１電極側の領域と第２電極側の領域とが共に導電
型が同一配列の２重構造を有するため、双方を同時並行
して形成でき、また全電極が基板表面側に配置されたの
で、製造工程数を大幅に削減できる。

０　ターンオフ用ゲート自体が第４領域と第２領域との
間のパンチスルーやリークを原因とする耐圧不良を防止
するフィールドプレートとしても働く。

０　第１領域の裏面側に第４領域の延長領域又は。

高濃度の第６領域が形成されているため、縦型電流路の
有効な接合面積が確保されるので、従来と遜色のない大
電流容量が得られる。

■　第４領域の第１領域との境界面のうち少なくとも第
２Ｎ域側を第１領域よりも不純物濃度の高いバッファ領
域で取り囲む構造の場合には、第４領域と第２領域間の
パンチスルーを防止することができるので、素子占有面
積の縮小化と同時に高耐圧を維持することができる。

【図面の簡単な説明】

第１図は本発明に係るＭＩＳゲート制御型サイリスタ半
導体装置の第１実施例の構造を示す断面図である。 第２図は第１実施例の等価回路図である。 第３図は第１実施例と逆導電型の一例の等価回路図であ
る。 第４図は本発明に係るＭＩＳゲート制御型サイリスタ半
導体装置の第２実施例の構造を示す断面図である。 第５図（ａ）乃至（Ｃ）は第２実施例の製造方法の一例
を示す工程断面図である。 第６図は従来のＭＯＳゲート制御型サイリスタの構造を
示す断面図である。 第７図は同従来例の等価回路図である。 〔符号の説明〕 １・・・第４領域たるアノードウォール領域２・・・第
４領域たるアノード領域 ３・・・第１領域たるｐｎｐベース層 ４．４ａ、４ｂ−・・ゲート酸化膜 ５ａ・・・ターンオン用ゲート膜 ５ｂ・・・ターンオフ用ゲート膜 ６・・・第２ＭＮｉたるｎｐｎベースＮ域７・・・第３
領域たるカード領域 ８ａ・・・ターンオン用ゲ「ト電極 ８ｂ・・・ターンオフ用ゲート電極 １０−・・第１電極たるカソード電極 １１−・・第２電極たるアノード電極 １２・・・グラフトベース １３、１４・・・第５領域たるオフドレインＮ域１ロー
・・第６領域たる埋込層 ３０−・・ベース・コンタクト領域 ３２−・・アノード・コンタクトＳＮＭ３６・・・バッ
ファ領域 ３８・・・高濃度バフファ領域 ４０・・・アノード領域の延長領域（基板）４１・・・
ｐ型基板 ５０−・・アノード領域。

Claims (3)

【特許請求の範囲】
1. （１）第１導電型第１領域、この表面側に順次形成され
   た第２導電型第２領域、第１導電型第３領域及び第２領
   域に対し離間して第１領域の表面側に形成された第２導
   電型第４領域からなるサイリスタ構造と、第１領域と第
   ３領域とで挟まれた第２領域の表面側をチャネル形成領
   域とするターンオン用ＭＩＳ部と、第４領域のうちこの
   表面側に形成された第１導電型第５領域と第１領域とで
   挟まれた表面側をチャネル形成領域とするターンオフ用
   ＭＩＳ部と、第２領域及び第３領域の表面側で両者に導
   電接触する第１電極と、第４領域及び第５領域の表面側
   で両者に導電接触する第２電極とを備え、上記第４領域
   は第１領域の下面のうち第２領域下に当たる範囲をｐｎ
   接合面とする第２導電型延長領域を有することを特徴と
   するＭＩＳゲート制御型サイリスタ半導体装置。
2. （２）第１導電型第１領域、この表面側に順次形成され
   た第２導電型第２領域、第１導電型第３領域及び第２領
   域に対し離間して第１領域の表面側に形成された第２導
   電型第４ｎ域からなるサイリスタ構造と、第１領域と第
   ３領域とで挟まれた第２領域の表面側をチャネル形成領
   域とするターンオン用ＭＩＳ部と、第４領域のうちこの
   表面側に形成された第１導電型第５領域と第１領域とで
   挟まれた表面側をチャネル形成領域とするターンオフ用
   ＭＩＳ部と、第２領域及び第３領域の表面側で両者に導
   電接触する第１電極と、第４領域及び第５領域の表面側
   で両者に導電接触する第２電極と、第１領域の下面側で
   少なくとも第２領域下と第４領域下との間に形成された
   高濃度の第１導電型第６領域と、を有することを特徴と
   するＭＩＳゲート制御型サイリスタ半導体装置。
3. （３）請求項第１項又は第２項のいずれか１項において
   、前記第４領域の前記第１領域との境界面のうち少なく
   とも前記第２領域側が前記第１領域よりも不純物濃度の
   高い第１導電型のバッファ領域で取り囲まれていること
   を特徴とするＭＩＳゲート制御型サイリスタ半導体装置
   。