CN109075197B - 半导体开关元件 - Google Patents

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Abstract

提供了一种沟槽栅半导体开关元件。所述元件的半导体衬底包括：第二导电类型底部区，其与所述沟槽的底表面处的所述栅极绝缘层接触；以及第一导电类型第二半导体区，其从与所述体区的下表面接触的位置延伸到与所述底部区的下表面接触的位置。所述底部区包括：第一底部区，其与位于所述沟槽的纵向上的端部处的所述底表面的第一范围中的所述栅极绝缘层接触，并且从所述底表面延伸到第一位置；以及第二底部区，其与在邻近所述第一范围的第二范围中的所述栅极绝缘层接触，并且从所述底表面延伸到比所述第一位置更低的第二位置。

Description

半导体开关元件
技术领域
本公开涉及一种开关元件。
背景技术
专利文献1公开了一种开关元件。该开关元件包括具有在其上表面提供的沟槽的半导体衬底。沟槽的内表面由栅极绝缘层覆盖。栅电极被布置在沟槽内。栅电极通过栅极绝缘层与半导体衬底绝缘。在半导体衬底中提供n型源极区、p型体区、n型漂移区和p型底部区(p扩散区)。源极区与栅极绝缘层接触。体区与在源极区的下侧上的栅极绝缘层接触。底部区与沟槽的底表面处的栅极绝缘层接触。漂移区从与体区的下表面接触的位置延伸到与底部区的下表面接触的位置。漂移区与在体区的下侧上的栅极绝缘层接触。
当专利文献1的开关元件关断时，耗尽层从体区与漂移区之间的界面扩展。在这种场合，耗尽层也从底部区与漂移区之间的界面扩展。大范围的漂移区由这些耗尽层耗尽。
[引文列表]
[专利文献]
[专利文献1]日本专利申请公开No.2007-242852
发明内容
如上文所提到的，当专利文献1的开关元件关断时，耗尽层从底部区与漂移区之间的界面扩展到漂移区中。进一步地，该耗尽层也扩展到底部区中。因此，在漂移区与底部区之间的耗尽的半导体区中生成电势差。在这种场合，由于在其整体上具有基本上相同的电势的栅电极，与其中没有沟槽存在的区域相比较，等势线被分布在具有容纳在其中的栅电极的沟槽下面的下侧上。因此，等势线在沟槽的底表面与其侧表面之间的拐角周围弯曲。因此，等势线之间的间隔在拐角周围局部变窄。因此，电场集中在拐角周围发生。
在短方向上在沟槽的端部(即，拐角)周围的电场集中能够通过平行提供沟槽缓和。与此相反，缓和在纵向上在沟槽的端部(即，拐角)周围的电场集中是困难的。因此，本文中的本公开提供了通过抑制在纵向上在沟槽的端部周围的电场集中改进开关元件的耐压的技术。
在本文中所公开的开关元件包括：半导体衬底，在其上表面上提供沟槽；栅极绝缘层，其覆盖沟槽的上表面；以及栅电极，其被布置在沟槽中并且通过栅极绝缘层与半导体衬底绝缘。半导体衬底包括：第一导电类型第一半导体区，其与栅极绝缘层接触；第二导电类型体区，其与第一半导体区的下侧上的栅极绝缘层接触；第二导电类型底部区，其与沟槽的下表面处的栅极绝缘层接触；以及第一导电类型第二半导体区，其从与体区的下表面接触的位置延伸到与底部区的下表面接触的位置，与体区的下侧上的栅极绝缘层接触，并且通过体区与第一半导体区分离。底部区包括：第一底部区，其与被定位在沟槽的纵向上的端部处的底表面的第一范围中的栅极绝缘层接触，并且从底表面延伸到比底表面低的第一位置；以及第二底部区，其与在邻近第一范围的底表面的第二范围中的栅极绝缘层接触，并且从底表面延伸到比第一位置低的第二位置。
显著地，第一导电类型和第二导电类型中的一个是n型，并且其另一个是p型。
当该开关元件关断时，耗尽层从体区与第二半导体区之间的界面扩展。进一步地，耗尽层也从底部区与第二半导体区(即，从底部区的下表面)之间的界面扩展。第二半导体区由这些耗尽层耗尽。进一步地，从底部区与第二半导体区之间的界面扩展的耗尽层也扩展到底部区中。第二底部区延伸到比第一底部区低的一侧(即，第二底部区的下表面被定位在比第一底部区的下表面低的一侧)。因此，第二底部区中的耗尽层的上端达到被定位在比第一底部区中的耗尽层的上端低的一侧。由于在耗尽区域中生成电场，因而在第二底部区内的耗尽范围中，等势线被布置在比第一底部区内的耗尽范围中低的一侧。因此，在第一底部区内的耗尽范围内，等势线被布置在其中其从第二底部区向在纵向上的沟槽的端部逐渐地向上移动的状态中。因此，缓和在纵向上的沟槽的端部表面(侧表面)与沟槽的底表面之间的拐角周围的等势线中的弯曲。因此，等势线之间的间隔被抑制在拐角周围变窄，并且在拐角周围的电场集中被抑制。因此，该开关元件展示高的耐压。
附图说明
[图1]图1是第一实施例的MOSFET 10的平面图。
[图2]图2是沿着图1中的线II-II的MOSFET 10的垂直剖视图。
[图3]图3是沿着图1中的线III-III的MOSFET 10的垂直剖视图。
[图4]图4是底部区36的放大剖视图。
[图5]图5是对应于图4的比较例的MOSFET的放大剖视图。
[图6]图6是示出其中第一实施例的MOSFET 10的施加电压是大的情况的对应于图4的放大剖视图。
[图7]图7是对应于图3的第二实施例的MOSFET的垂直剖视图。
[图8]图8是对应于图4的第二实施例的MOSFET的放大剖视图。
[图9]图9是形成第二实施例的底部区36的方法的解释图。
[图10]图10是形成第二实施例的底部区36的方法的解释图。
具体实施方式
(第一实施例)
图1至3示出了第一实施例的MOSFET(金属氧化物半导体场效应晶体管)10。如在图2和图3中所示，MOSFET 10包括半导体衬底12、电极、绝缘层等。显著地，对于更清楚的视图而言，图1省略了半导体衬底12的上表面12a上的电极和绝缘层的描绘。在下文中，平行于半导体衬底12的上表面12a的方向将被称为x方向，平行于半导体衬底12的上表面12a并且正交地穿过x方向的方向将被称为y方向，并且半导体衬底12的厚度方向将被称为z方向。半导体衬底12由SiC(碳化硅)构成。
如在图2中所示，半导体衬底12的上表面12a被提供有多个沟槽22。如在图1中所示，沟槽22中的每个沟槽22沿着y方向线性地延伸。多个沟槽22利用在x方向上的间隔来布置。如在图2中所示，沟槽22中的每个沟槽22的内表面由栅极绝缘层24覆盖。每个栅极绝缘层24包括底部绝缘层24a和侧部绝缘层24b。每个底部绝缘层24a覆盖其对应的沟槽22的底表面。每个侧部绝缘层24b覆盖其对应的沟槽22的侧表面。底部绝缘层24a的厚度比侧部绝缘层24b的厚度厚。栅电极26被布置在沟槽22中的每个沟槽22内。每个栅电极26通过其对应的栅极绝缘层24与半导体衬底12绝缘。栅电极26的上表面由层间绝缘膜28覆盖。
上部电极70被布置在半导体衬底12的上表面12a上。上部电极70在其中未提供层间绝缘膜28的部分处与半导体衬底12的上表面12a接触。上部电极70通过层间绝缘膜28与栅电极26绝缘。下部电极72被布置在半导体衬底12的下表面12b上。下部电极72与半导体衬底12的下表面12b接触。
如在图1至3中所示，在半导体衬底12中提供多个源极区30、体区32、漏极区34、多个底部区36和多个端部区38。
源极区30中的每个源极区30是n型区。如在图2中所示，源极区30中的每个源极区30被布置在被暴露在半导体衬底12的上表面12a处的位置处，并且与上部电极70欧姆接触。进一步地，源极区30中的每个源极区30与其沟槽22的上端部处的其对应的侧部绝缘层24b接触。
体区32是p型区。如在图2中所示，体区32与源极区30中的每个源极区30接触。体区32从被插入在邻近源极区30之间的范围延伸到比相应源极区低的一侧。在被插入在邻近源极区30之间的范围内，体区32中的p型杂质浓度是高的。体区32与被插入在邻近源极区30之间的范围内的上部电极70欧姆接触。体区32中的p型杂质浓度在比源极区低的一侧上是低的。体区32在比源极区30低的一侧上与侧部绝缘层24b接触。体区32的下表面被定位在栅电极26的下端上面。进一步地，如在图1和3中所示，在y方向上的邻近沟槽22的范围内还提供了体区32。
底部区36中的每个底部区36是p型区。如在图2和3中所示，底部区36中的每个底部区36被布置在被暴露在对应的沟槽22的底表面处的范围内。底部区36中的每个底部区36与在其沟槽22的底表面处的对应的底部绝缘层24a接触。如在图3中所示，底部区36中的每个底部区36在y方向上沿着其对应的沟槽22的底表面延伸。底部区36中的每个底部区36与在其沟槽22的底表面的全部上的其对应的底部绝缘层24a接触。底部区36中的每个底部区36包括第一底部区36a和第二底部区36b。第二底部区36b的厚度比第一底部区36a的厚度厚。即，第一底部区36a中的每个第一底部区36a从对应的沟槽22的底表面向下延伸到第一位置(第一底部区36a的下表面的位置)，并且第二底部区36b中的每个第二底部区36b从对应的沟槽22的底表面延伸到被定位比第一位置低的第二位置(第二底部区36b的下表面的位置)。如在图3中所示，在沿着沟槽22的纵向的剖面中，每个第一底部区36a的下表面平行于y方向线性地延伸，并且每个第二底部区36b的下表面平行于y方向线性地延伸。每个第二底部区36b的下表面被定位比每个第一底部区36a的下表面低。即，每个底部区36的下表面的位置以阶梯状形状从其第一底部区36a向其第二底部区36b向下移动。第一底部区36a的p型杂质浓度基本上等于第二底部区36b的p型杂质浓度。
每个第一底部区36a在纵向(即，y方向)上被布置在对应的沟槽22的端部22a的下部分处。即，每个第一底部区36a与被定位在其沟槽22的底表面的每个端部22a处的第一范围23a中的其对应的底部绝缘层24a接触。显著地，虽然未示出，但是在被定位在与图3中所示的端部22a的相对端处的底表面处还提供了第一底部区36a。底部区36的有效载流子密度通过底部区36的p型杂质浓度与底部区36的n型杂质浓度之间的差来计算。进一步地，通过在z方向上对在沟槽22下面(紧接地在沟槽22下面)的底部区36的有效载流子密度进行积分所获得的值在下文中将被称为有效载流子表面密度。第一底部区36a的有效载流子表面密度小于1.4×1013(cm-2)。在y方向上第一底部区36a的宽度大于在z方向上第一底部区36a的厚度。
每个第二底部区36b在沟槽22的纵向(即，y方向)上被布置在邻近其对应的第一底部区36a的位置处。即，第二底部区36b与每个沟槽22的底表面内的邻近对应的第一范围23a的每个第二范围23b中的底部绝缘层24a接触。因此，第二底部区36b被布置在比第一底部区36a距其对应的沟槽22的端部22a更远的位置处。第二底部区36b与不包括其端部22a附近的对应的沟槽22的整个底表面接触。由于第二底部区36b的厚度比第一底部区36a的厚度厚，因而第二底部区36b的有效载流子表面密度大于第一底部区36a的有效载流子表面密度。第二底部区36b的有效载流子表面密度大于1.4×1013(cm-2)。在y方向上第二底部区36b的宽度大于在y方向上第一底部区36a的宽度。
漏极区34是n型区。如在图2和3中所示，漏极区34被布置在体区32下面。漏极区34包括：漂移区34a，其具有低n型杂质浓度；和漏极接触区34b，其具有比漂移区34a高的n型杂质浓度。漂移区34a被布置在体区32下面。漂移区34a通过体区32与源极区30分离。漂移区34a从与体区32的下表面接触的位置延伸到比相应底部区36低的一侧。漂移区34a与每个底部区36(即，第一底部区36a和第二底部区36b)的下表面和侧表面接触。如在图2中所示，漂移区34a与在体区32下面的侧部绝缘层24b接触。漏极接触区34b被布置在漂移区34a下面。漏极接触区34b被暴露在半导体衬底12的下表面12b处。漏极接触区34b与下部电极72欧姆接触。
如在图1和3中所示，在纵向上沿着对应的沟槽22的每个端部22a提供端部区38中的每个端部区38。端部区38中的每个端部区是p型区。如在图3中所示，每个端部区38的下端被连接到对应的第一底部区36a。每个端部区38的上端被连接到体区32。如前述，体区32被连接到上部电极70。因此，相应的第一底部区36a经由端部区38和体区32被连接到上部电极70。
然后，将描述MOSFET 10的操作。当MOSFET 10被使用时，MOSFET 10、负载(例如，电机)和电源串联连接。电源电压被施加到MOSFET 10和负载的该串联电路。沿着漏极侧(下部电极72侧)具有比MOSFET 10中的源极侧(上部电极70侧)更高的电势的方向施加电源电压。MOSFET 10的栅极电势(栅电极26的电势)由未示出的控制器控制。
将描述当MOSFET 10截止时的状态。当栅极电势小于阈值时，MOSFET 10截止。在该状态中，下部电极72的电势高于上部电极70的电势。由于体区32被连接到上部电极70并且漂移区34a经由漏极接触区34b被连接到下部电极72，反向电压在体区32与漂移区34a之间的界面处被施加到pn结33。因此，耗尽层从pn结33延伸。进一步地，底部区36经由端部区38和体区32被连接到上部电极70。因此，反向电压还在底部区36与漂移区34a之间的界面处被施加到pn结37。因此，耗尽层也从pn结37延伸。由于漂移区34a的n型杂质浓度是低的，因而耗尽层在漂移区34a内广泛地扩展。因此，基本上耗尽漂移区34a的全部。进一步地，耗尽层32也从pn结33扩展到体区32中。进一步地，耗尽层从pn结37扩展到底部区36中。
图4示出了图3中所示的第一底部区36a和第二底部区36b的放大图。进一步地，图5示出了对应于比较例中的MOSFET的图4的放大剖视图。在图5中所示的比较例的MOSFET中，底部区36的全部具有与第一底部区36a的深度基本上相同的深度。即，在比较例的MOSFET中，底部区36的全部具有恒定厚度。比较例的MOSFET的其它配置与第一实施例的MOSFET 10的那些配置类似。在图4和5中的每一个中，由点划阴影线的半导体区是未耗尽的半导体区(其在下文中被称为非耗尽区)。在图4和5中的每一个中，未由点划阴影线的半导体区是耗尽的半导体区。由于在耗尽的半导体区中没有电流流动，因而在耗尽的半导体区中生成电势差。在图4和5中的每一个中，通过等势线100示出耗尽的半导体区中的电势分布。
如由等势线100在图4和5中所示，等势线100在沟槽22下面主要地在横向方向(y方向)上延伸。在沟槽22的纵向(y方向)上的邻近沟槽22的区域中，等势线被布置在上策而不是在沟槽22下面。因此，等势线100在沟槽22的端面(定义沟槽22的端部22a的侧表面)和沟槽22的底表面之间的拐角25附近的沟槽22下面向上倾斜地弯曲。因此，在图4和5中，等势线100之间的间隔在每个拐角25附近的范围25a中局部变窄。因此，在范围25a中，与其环境相比较，电场是高的。然而，范围25a中的电场在图4中比在图5中缓和更多。在下文中，将详细描述这一点。
在比较例的MOSFET中，底部区36的全部的厚度是恒定的，并且因此底部区36的下表面(pn结37)的位置是恒定的。因此，如在图5中所示，在恒定深度处分布从pn结37延伸到底部区36中的耗尽层的上端。换句话说，在恒定深度处分布底部区36中的非耗尽区的下端。因此，等势线100在底部区36的非耗尽区下面的基本上恒定深度处在横向方向上延伸。等势线100在拐角25附近的范围25a处突然地弯曲。因此，在该范围25a中，等势线100的间隔是极其窄的。即，在比较例的MOSFET中，在范围25a中生成极高电场。
另一方面，在第一实施例的MOSFET 10中，如上文所提到的，第一底部区36a的下表面(pn结37)被定位比第二底部区36b的下表面(pn结37)更高。因此，如在图4中所示，从pn结37扩展到第一底部区36a中的耗尽层的上端被定位比从pn结37扩展到第二底部区36b中的耗尽层的上端更高。换句话说，第二底部区36b中的非耗尽区的下端比第一底部区36a中的非耗尽区的下端进一步向下突出。因此，等势线100在第二底部区36b中的非耗尽区下面比在第一底部区36a中的非耗尽区下面向下被压下更多。因此，等势线100被分布在每个第一底部区36a中的非耗尽区下面，使得等势线100从第二底部区36b侧向对应的拐角25向上逐渐地移动。因此，与图5的弯曲度相比较，在每个拐角25附近的范围25内的等势线100的弯曲度是适中的。因此，与图5的那些相比较，范围25a中的等势线100之间的间隔是宽的。即，对于第一实施例的MOSFET 10而言，与比较例的MOSFET相比较，缓和范围25a中的电场。
如上述，在第一实施例的MOSFET 10中，由于等势线100被分布以便从第二底部区36b侧向每个第一底部区36a中的非耗尽区下面的对应的拐角25向上逐渐地移动，因而每个拐角25附近的等势线100的弯曲度能够是适中的。因此，等势线100的间隔在每个拐角25附近变窄能够被抑制，因此在每个拐角25附近的电场集中能够被抑制。特别地，由于拐角25中的每个拐角25接近于具有薄厚度的对应的侧部绝缘层24b，因而在每个拐角25附近的电场集中的抑制允许被施加到对应的侧部绝缘层24b的电场缓和。因此，能够抑制侧部绝缘层24b的绝缘性质中的劣化。因此，第一实施例的MOSFET 10具有高的耐压。
进一步地，如在图4中所示，在第一实施例的MOSFET 10中，在拐角25附近的范围25a中缓和电场，同时另一方面，与比较例的MOSFET相比较，电场在沟槽22下面在某种程度上(在第一底部区36a与第二底部区36b之间的界面周围的范围25b)变得更强。然而，沟槽22的底表面由厚底部绝缘层24a覆盖。厚底部绝缘层24a的绝缘性质不太可能劣化。因此，即使被施加到底部绝缘层24a的电场变得更高，与绝缘性质劣化有关的问题也不发生。因此，允许在沟槽22下面(即，在厚底部绝缘层24a附近)的范围25b中的电场中的增加能够减少拐角25附近(即，在薄侧部绝缘层24b附近)的范围25a中的电场，因此改进整个MOSFET 10的耐压。
然后，将描述导通MOSFET的情况。当使栅极电势高达高于阈值的电势时，32返回侧部绝缘层24b附近的范围中的n型，并且在这样的范围内生成沟道。然后，耗尽层从漂移区34a向体区32收缩，并且电子开始流动通过漂移区34a。即，MOSFET导通。因此，电子通过源极区30、沟道和漏极区34从上部电极70流动朝向下部电极72。即，电流从下部电极72流动到上部电极70。
进一步地，当MOSFET导通时，下部电极72的电势下降到与上部电极70的电势基本上相同的电势。然后，底部区36的电势通过下部电极72与底部区36之间的电容性耦合下降。在该状态中，底部区36的电势低于漂移区34a的电势，因此耗尽层从底部区36扩展到漂移区34a。然而，当底部区36的电势下降时，电荷通过体区32和端部区38从上部电极70流动到底部区36中。随着这样的电荷流动到如前述的底部区36中，底部区36的电势上升到与上部电极70的电势基本上相同的电势。底部区36的电势中的增加使得从底部区36扩展到漂移区34a的耗尽层向底部区36侧收缩。因此，漂移区34a的电阻下降，并且MOSFET的导通电阻下降。在图5中所示的比较例的MOSFET中，由于底部区36的全部的厚度是薄的，因而底部区36的全部的电阻是高的。因此，当比较例的MOSFET导通时，对于电荷而言要求更长的时间在每个底部区36的全部上完全地散开。因此，在比较例的MOSFET中，对于从底部区36扩展到漂移区34a的耗尽层要求更长的时间向底部区36侧收缩。因此，比较例的MOSFET花费从当沟道被生成时直到当导通电阻下降时的时间。另一方面，在第一实施例的MOSFET 10中，虽然每个底部区36的一部分是薄的第一底部区36a，但是其另一部分是厚的第二底部区36b。第二底部区36b的厚度是厚的，并且因此第二底部区36b的电阻是低的。因此，当MOSFET 10导通时，电荷在短时间段内在底部区36的全部上完全地散开。因此，在第一实施例的MOSFET 10中，从底部区36扩展到漂移区34a的耗尽层在短时间段内向底部区36侧收缩。因此，在第一实施例的MOSFET 10中，导通电阻在自从沟道被生成时短时间段内下降。因此，与比较例的MOSFET相比较，第一实施例的MOSFET 10能够在较少的损耗的情况下操作。
显著地，在SiC中，当半导体区的有效载流子表面密度大于1.4×1013cm-2时，无论对于半导体区的施加电压被设定多么高，并非半导体区的全部能够被耗尽。另一方面，在其中半导体区的有效载流子表面密度小于1.4×1013cm-2的情况中，全部半导体区能够通过将用于半导体区的施加电压设置为高被耗尽。在前述第一实施例中，第二底部区36b的有效载流子表面密度大于1.4×1013cm-2。因此，即使在当MOSFET 10截止时期间在上部电极70与下部电极72之间施加的电压是大的，在沟槽22下面的第二底部区36b在厚度方向(z方向)上绝不完全地被耗尽。即，即使在上部电极70与下部电极72之间施加的电压是大的，则非耗尽层保持在沟槽22下面的第二底部区36b中。因此，当MOSFET 10导通时，电荷更容易地被供应到底部区36的全部。因此，在第一实施例的MOSFET 10中，即使在当MOSFET 10截止时期间在上部电极70与下部电极72之间施加的电压是大的，导通电阻也在MOSFET 10导通时在短时间段内下降。
进一步地，在前述第一实施例中，第一底部区36a中的有效载流子表面密度小于1.4×1013cm-2。因此，当从图4的状态进一步增加上部电极70与下部电极72之间的施加电压时，第一底部区36a在厚度方向(z方向)上完全地被耗尽。如上文，当第一底部区36a在厚度方向上完全地被耗尽时，如在图6中所示，耗尽层到达第一底部区36a中的底部绝缘层24a。当这发生时，如在图6中所示，等势线100从底部绝缘层24a上的耗尽的第一底部区36a扩展，因此等势线100的弯曲度是比在图4中进一步适中的。因此，能够进一步缓和在拐角25附近的电场集中。
显著地，在前述第一实施例中，可以在每对第一底部区36a与第二底部区36b之间提供第三底部区。第三底部区是p型半导体区，其厚度比第一底部区36a的厚度厚，但是比第二底部区36b的厚度薄。根据该配置，能够进一步缓和电场。
(第二实施例)
图7和8各自示出了第二实施例的MOSFET。在第二实施例的MOSFET中，第二底部区36b的p型杂质浓度高于第一底部区36a的p型杂质浓度。第二实施例的MOSFET的其它配置与第一实施例的MOSFET 10的那些配置类似。
如上文所描述的，在第二实施例的MOSFET中，第二底部区36b的p型杂质浓度高于第一底部区36a的p型杂质浓度。因此，对于耗尽层在底部区36b中比在第一底部区36a中扩展是更困难的。因此，如在图8中所示，当第二实施例的MOSFET截止时，从pn结37扩展到第二底部区36b中的耗尽层的宽度小于从pn结37扩展到第一底部区36a中的耗尽层的宽度。因此，在图8中，第二底部区36b中的非耗尽区的下端相对于第一底部区36a中的非耗尽区的下端向下突出的量大于在第一实施例的情况中(图4)的量。因此，在图8中，与图4的那个相比较，第一底部区36a的非耗尽区下面的等势线100的倾角是大的。因此，在图8中，与图4的那个相比较，在每个拐角25附近的等势线100的弯曲度能够进一步是适中的。因此，在图8中，与图4的那些相比较，在每个拐角25附近的等势线100之间的间隔是更宽的。因此，根据第二实施例的MOSFET，在每个拐角25附近的电场集中能够进一步得以缓和。
显著地，在前述第二实施例中，可以在每对第一底部区36a与第二底部区36b之间提供上文提到的第三底部区(即，p型半导体区，其厚度比第一底部区36a的厚度厚，但是比第二底部区36b的厚度薄)。在这种情况下，第三底部区的p型杂质浓度可以高于第一底部区36a的p型杂质浓度但是低于第二底部区36b的p型杂质浓度。根据该配置，能够进一步缓和电场。
然后，将描述形成第二实施例的第一底部区36a和第二底部区36b的方法。首先，如在图9中所示，在半导体衬底12的上表面12a中形成沟槽22。然后，形成覆盖半导体衬底12的上表面12a的掩模12c。然后，如在图9中所示，在其中离子注入方向相对于半导体衬底的上表面12a关于x轴倾斜的状态中，p型杂质被注入到沟槽22的底表面(第一注入)。在第一注入中，向纵向(y方向)上在沟槽22的每个底表面的一端附近的范围110的离子注入被上表面12a中断。然后，如在图10中所示，在其中离子注入方向相对于半导体衬底12的上表面12a关于x轴倾斜到与第一注入的那个相对侧的状态中，p型杂质被注入到沟槽22的底表面(第二注入)。在第二注入中，向纵向(y方向)上在沟槽22的每个底表面的另一端附近的范围120的离子注入被上表面12a中断。p型杂质被注入到第一和第二注入二者中的范围110和120之间中间的范围130(每个沟槽22的底表面的中心部分)。因此，对于范围110、120的离子注入量小于对于范围130的离子注入量。此后，注入的p型杂质通过将半导体衬底12退火来被激活。进一步地，通过退火，p型杂质在半导体衬底12中扩散。在p型杂质在高浓度处被注入的范围130中，p型杂质的扩散距离变得比范围110、120中的p型杂质的扩散距离更长。因此，在范围130中形成具有高p型杂质浓度和更厚的厚度的第二底部区36b，并且在范围110、120中形成具有低p型杂质浓度和更薄的厚度的第一底部区36a。因此，根据该方法，能够制造第二实施例的MOSFET。进一步地，根据该方法，分离的掩模未被要求用于范围110、120、130，但是p型杂质仍然能够在范围130中比在范围110、120中的更高的浓度处被注入。由于不需要形成用于范围110、120、130的掩模并且从其移除它们，所以能够高效地制造MOSFET。显著地，第二实施例的MOSFET也可以由其它方法制造。
显著地，在前述实施例中，在纵向上在沟槽22的端部处提供用于将底部区36连接到体区32的p型区(即，端部区38)。然而，可以在其它位置处提供用于将底部区36连接到体区32的p型区。进一步地，用于将底部区36连接到体区32的p型区可以被连接到第二底部区36b。进一步地，在其之间未插入体区32的情况下，底部区36可以被连接到上部电极70。进一步地，可以不提供用于将底部区36连接到上部电极70的p型区。在这种情况下，底部区36的电势变为浮动的。
进一步地，在前述实施例中，半导体衬底12由SiC构成。然而，半导体衬底12可以由Si(硅)构成。如果半导体衬底12由Si构成，则设定大于2.0×1012(cm-2)的第二底部区36b的有效载流子表面密度是优选的。根据该配置，能够抑制第二底部区36b在厚度方向上完全地被耗尽。进一步地，如果半导体衬底12由Si构成，则设定小于2.0×1012(cm-2)的第一底部区36a的有效载流子表面密度是优选的。根据该配置，当对MOSFET的施加电压是高时，第一底部区36a能够在厚度方向上完全地被耗尽。
进一步地，在前述第一和第二实施例中，基于n沟道型MOSFET给出描述，然而，本文所公开的技术可以适于p沟道型MOSFET。在前述第一和第二实施例中，p沟道型MOSFET能够通过替代n型和p型加以配置。进一步地，本文所公开的技术可以适于其它开关元件(诸如IGBT(绝缘栅双极晶体管))。
将描述前述实施例的相应构成特征与权利要求的相应构成特征之间的关系。实施例中的源极区是权利要求的第一半导体区的示例。实施例中的漂移区是权利要求中的第二半导体区的示例。实施例的端部区和体区是连接区的示例。
在本文中将列出下面所描述的技术元素的特征特性中的一些。应当注意，相应的技术元素彼此独立，并且是单独地有用的。
在本文所公开的配置的示例中，开关元件包括上部电极，其被提供在半导体衬底的上表面并且与第一半导体区接触。半导体衬底包括第二导电类型连接区，其将底部区和上部电极连接。
根据该配置，由于底部区被连接到上部电极，因而能够稳定底部区的电势。因此，能够稳定开关元件的性能。进一步地，当开关元件接通时，电荷通过连接区被供应到底部区。由于电荷被供应到底部区，因而从底部区扩展到第二半导体区的耗尽层向底部区侧收缩。因此，第二半导体区的电阻下降。由于底部区包括第二底部区(即，具有厚厚度和低电阻的区域)，电荷能够当开关元件接通时迅速地被供应到底部区的全部。因此，耗尽层能够迅速地从第二半导体区收缩到底部区。因此，开关元件的导通电阻能够当开关元件接通时迅速地减少。
在本文所公开的配置的示例中，栅极绝缘层包括覆盖沟槽的底表面的底部绝缘层和覆盖沟槽的侧表面的侧部绝缘层，并且其厚度比底部绝缘层的厚度更薄。
根据该配置，厚底部绝缘层的绝缘性质甚至当在第一底部区与第二底部区之间的边界附近的沟槽下面的电场变高时几乎不劣化。
在本文所公开的配置的示例中，半导体衬底由碳化硅构成。通过在所述半导体衬底的厚度方向上对在位于所述沟槽下面的第二底部区中的有效载流子密度进行积分所获得的有效载流子表面密度大于1.4×1013(cm-2)。
显著地，在本公开中，有效载流子密度意味着通过从特定半导体区中的较大的一个减去第一导电类型杂质浓度和第二导电类型杂质浓度中的较小的一个所获得的值。
根据该配置，被定位在沟槽下面的第二底部区将未在厚度方向上在其全部上被耗尽。因此，当开关元件接通时，电荷能够更迅速地被供应到底部区的全部。因此，耗尽层能够更迅速地从第二半导体区收缩到底部区。因此，导通电阻能够在接通开关元件时更迅速地减少。
在本文所公开的配置的示例中，半导体衬底由碳化硅构成。通过在半导体衬底的厚度方向上对在位于沟槽下面的第一底部区中的有效载流子密度进行积分所获得的有效载流子表面密度小于1.4×1013(cm-2)。
根据该配置，通过在开关元件关断时期间调节施加电压，被定位在沟槽下面的第一底部区能够在厚度方向上完全地被耗尽。当第一底部区在厚度方向上完全地被耗尽时，等势线能够从第一底部区扩展到也被定位在其上面的栅极绝缘层。因此，能够进一步缓和在纵向上的沟槽的端部附近的电场。
在本文所公开的配置的示例中，半导体衬底由硅构成。通过在半导体衬底的厚度方向上对在位于沟槽下面的第二底部区中的有效载流子密度进行积分所获得的有效载流子表面密度大于2.0×1012(cm-2)。
根据该配置，被定位在沟槽下面的第二底部区将不在厚度方向上在其全部上被耗尽。因此，当开关元件接通时，导通电阻能够更迅速地减小。
在本文所公开的配置的示例中，半导体衬底由硅构成。通过在半导体衬底的厚度方向上对在位于沟槽下面的第一底部区中的有效载流子密度进行积分所获得的有效载流子表面密度小于2.0×1012(cm-2)。
根据该配置，通过在开关元件关断时期间调节施加电压，被定位在沟槽下面的第一底部区能够在厚度方向上完全地被耗尽。因此，能够进一步缓和在纵向上的沟槽的端部附近的电场。
已经详细描述了本发明的特定示例，然而，这些仅是示例性指示并且因此不限制权利要求的范围。权利要求中所描述的领域包括上文呈现的特定示例的修改和变型。在说明书和附图中所描述的技术特征可以单独地或者以各种组合在技术上是有用的，并且不限于如最初要求保护的组合。进一步地，在说明书和附图中所描述的领域可以同时实现多个目的，并且其技术意义存在于实现这样的目的中的任一个中。
[附图标记列表]
10：MOSFET
12：半导体衬底
22：沟槽
24：栅极绝缘层
26：栅电极
28：层间绝缘膜
30：源极区
32：体区
34：漏极区
34a：漂移区
34b：漏极接触区
36：底部区
36a：第一底部区
36b：第二底部区
38：端部区
70：上部电极
72：下部电极

Claims (7)

1.一种开关元件，包括：
半导体衬底，在所述半导体衬底的上表面上设置有沟槽；
栅极绝缘层，所述栅极绝缘层覆盖所述沟槽的内表面；以及
栅电极，所述栅电极被布置在所述沟槽中，并且通过所述栅极绝缘层而与所述半导体衬底绝缘；
其中，
所述半导体衬底包括：
第一导电类型的第一半导体区，所述第一半导体区与所述栅极绝缘层接触；
第二导电类型的体区，所述体区在所述第一半导体区的下侧与所述栅极绝缘层接触；
第二导电类型的底部区，所述底部区与在所述沟槽的底表面处的所述栅极绝缘层接触；以及
第一导电类型的第二半导体区，所述第二半导体区从与所述体区的下表面相接触的位置延伸到与所述底部区的下表面相接触的位置，所述第二半导体区在所述体区的下侧与所述栅极绝缘层接触，并且所述第二半导体区通过所述体区而与所述第一半导体区分离；
所述底部区包括：
第一底部区，所述第一底部区在所述底表面之中的沿着平行设置的多个沟槽的长方向上位于端部处的第一范围内与所述栅极绝缘层接触，并且从所述底表面延伸到比所述底表面低的第一位置；以及
第二底部区，所述第二底部区在所述底表面之中的沿着平行设置的所述多个沟槽的所述长方向上与所述第一范围相邻的第二范围内与所述栅极绝缘层接触，并且从所述底表面延伸到比所述第一位置低的第二位置。
2.根据权利要求1所述的开关元件，还包括：
上部电极，所述上部电极被设置在所述半导体衬底的所述上表面上，并且与所述第一半导体区接触，
其中，所述半导体衬底还包括第二导电类型的连接区，所述连接区连接所述底部区和所述上部电极。
3.根据权利要求1或2所述的开关元件，其中，
所述栅极绝缘层包括：
底部绝缘层，所述底部绝缘层覆盖所述沟槽的所述底表面，以及
侧部绝缘层，所述侧部绝缘层覆盖所述沟槽的侧表面，并且所述侧部绝缘层的厚度比所述底部绝缘层的厚度薄。
4.根据权利要求1或2所述的开关元件，其中，
所述半导体衬底由碳化硅构成，以及
通过在所述半导体衬底的厚度方向上对在位于所述沟槽下面的所述第二底部区中的有效载流子密度进行积分所获得的有效载流子表面密度大于1.4×1013(cm-2)。
5.根据权利要求1或2所述的开关元件，其中，
所述半导体衬底由碳化硅构成，以及
通过在所述半导体衬底的厚度方向上对在位于所述沟槽下面的所述第一底部区中的有效载流子密度进行积分所获得的有效载流子表面密度小于1.4×1013(cm-2)。
6.根据权利要求1或2所述的开关元件，其中，
所述半导体衬底由硅构成，以及
通过在所述半导体衬底的厚度方向上对在位于所述沟槽下面的所述第二底部区中的有效载流子密度进行积分所获得的有效载流子表面密度大于2.0×1012(cm-2)。
7.根据权利要求1或2所述的开关元件，其中，
所述半导体衬底由硅构成，以及
通过在所述半导体衬底的厚度方向上对在位于所述沟槽下面的所述第一底部区中的有效载流子密度进行积分所获得的有效载流子表面密度小于2.0×1012(cm-2)。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6673232B2 (ja) * 2017-01-17 2020-03-25 株式会社デンソー 炭化珪素半導体装置

Family Cites Families (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6570185B1 (en) * 1997-02-07 2003-05-27 Purdue Research Foundation Structure to reduce the on-resistance of power transistors
US6433385B1 (en) * 1999-05-19 2002-08-13 Fairchild Semiconductor Corporation MOS-gated power device having segmented trench and extended doping zone and process for forming same
US6461918B1 (en) * 1999-12-20 2002-10-08 Fairchild Semiconductor Corporation Power MOS device with improved gate charge performance
EP1557888A4 (en) * 2002-10-04 2009-11-04 Shindengen Electric Mfg SEMICONDUCTOR ELEMENT AND PROCESS FOR ITS MANUFACTURE
US7170119B2 (en) * 2003-08-20 2007-01-30 Denso Corporation Vertical type semiconductor device
US7265415B2 (en) * 2004-10-08 2007-09-04 Fairchild Semiconductor Corporation MOS-gated transistor with reduced miller capacitance
DE102005024951A1 (de) * 2005-05-31 2006-12-14 Infineon Technologies Ag Halbleiterspeicherbauelement
JP4939012B2 (ja) * 2005-08-26 2012-05-23 ルネサスエレクトロニクス株式会社 半導体装置
EP1959495B1 (en) * 2005-11-22 2017-09-20 Shindengen Electric Manufacturing Co., Ltd. Trench gate power semiconductor device
JP4453671B2 (ja) 2006-03-08 2010-04-21 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP4915221B2 (ja) * 2006-11-28 2012-04-11 トヨタ自動車株式会社 半導体装置
DE102007029121B3 (de) * 2007-06-25 2008-11-20 Infineon Technologies Austria Ag Verfahren zur Herstellung eines Halbleiterbauelements, sowie Halbleiterbauelement
JP4450247B2 (ja) * 2007-07-13 2010-04-14 株式会社デンソー 半導体装置
JP5196980B2 (ja) * 2007-12-10 2013-05-15 株式会社東芝 半導体装置
JP5525153B2 (ja) * 2008-10-23 2014-06-18 ローム株式会社 半導体装置
JP5353190B2 (ja) * 2008-11-04 2013-11-27 トヨタ自動車株式会社 半導体装置および半導体装置の製造方法
JP2010287743A (ja) * 2009-06-11 2010-12-24 Sony Corp 半導体装置及びその製造方法、固体撮像素子
US8735974B2 (en) * 2010-02-16 2014-05-27 Toyota Jidosha Kabushiki Kaisha Semiconductor devices
JP5190485B2 (ja) * 2010-04-02 2013-04-24 株式会社豊田中央研究所 半導体装置
JP5498431B2 (ja) * 2011-02-02 2014-05-21 ローム株式会社 半導体装置およびその製造方法
EP2688104B1 (en) * 2011-03-15 2015-03-04 Toyota Jidosha Kabushiki Kaisha Semiconductor device
JP5641131B2 (ja) * 2011-03-17 2014-12-17 富士電機株式会社 半導体装置およびその製造方法
JP5673393B2 (ja) * 2011-06-29 2015-02-18 株式会社デンソー 炭化珪素半導体装置
TWI450327B (zh) * 2011-12-27 2014-08-21 Anpec Electronics Corp 功率半導體元件的製作方法
JP6047297B2 (ja) * 2012-04-09 2016-12-21 ルネサスエレクトロニクス株式会社 半導体装置
JP5812029B2 (ja) * 2012-06-13 2015-11-11 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5751213B2 (ja) * 2012-06-14 2015-07-22 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5556862B2 (ja) * 2012-08-06 2014-07-23 富士電機株式会社 トレンチｍｏｓ型炭化珪素半導体装置の製造方法
KR20140022518A (ko) * 2012-08-13 2014-02-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20140022517A (ko) * 2012-08-13 2014-02-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
DE112012007200T5 (de) * 2012-12-05 2015-08-20 Toyota Jidosha Kabushiki Kaisha Halbleitereinrichtung
TW201423993A (zh) * 2012-12-07 2014-06-16 Ind Tech Res Inst 具有分段式電場屏蔽區之碳化矽溝槽式閘極電晶體及其製造方法
WO2014115280A1 (ja) * 2013-01-24 2014-07-31 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP6056623B2 (ja) 2013-04-12 2017-01-11 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP6077380B2 (ja) * 2013-04-24 2017-02-08 トヨタ自動車株式会社 半導体装置
JP2015056486A (ja) * 2013-09-11 2015-03-23 株式会社東芝 半導体装置およびその製造方法
JP2015072999A (ja) * 2013-10-02 2015-04-16 株式会社デンソー 炭化珪素半導体装置
JP6154292B2 (ja) * 2013-11-06 2017-06-28 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP6219704B2 (ja) * 2013-12-17 2017-10-25 トヨタ自動車株式会社 半導体装置
JP6208579B2 (ja) * 2013-12-26 2017-10-04 トヨタ自動車株式会社 半導体装置
JP6169966B2 (ja) * 2013-12-26 2017-07-26 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP6341074B2 (ja) * 2014-01-24 2018-06-13 株式会社デンソー 半導体装置の製造方法
JP2016025177A (ja) * 2014-07-18 2016-02-08 トヨタ自動車株式会社 スイッチング素子
US9704948B2 (en) * 2014-08-09 2017-07-11 Alpha & Omega Semiconductor (Cayman), Ltd. Power trench MOSFET with improved unclamped inductive switching (UIS) performance and preparation method thereof
JP6354525B2 (ja) * 2014-11-06 2018-07-11 株式会社デンソー 炭化珪素半導体装置の製造方法
JP6563639B2 (ja) * 2014-11-17 2019-08-21 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP2016100466A (ja) * 2014-11-21 2016-05-30 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP6270706B2 (ja) * 2014-12-11 2018-01-31 トヨタ自動車株式会社 半導体装置とその製造方法
JP6063915B2 (ja) * 2014-12-12 2017-01-18 株式会社豊田中央研究所 逆導通ｉｇｂｔ
EP3251153B1 (en) * 2015-01-27 2018-06-20 ABB Schweiz AG Insulated gate power semiconductor device and method for manufacturing such a device
JP2016143786A (ja) * 2015-02-03 2016-08-08 株式会社東芝 半導体装置
US9831337B2 (en) * 2015-02-20 2017-11-28 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device
JP2016181618A (ja) * 2015-03-24 2016-10-13 株式会社デンソー 半導体装置
JP6409681B2 (ja) * 2015-05-29 2018-10-24 株式会社デンソー 半導体装置およびその製造方法
JP6472714B2 (ja) * 2015-06-03 2019-02-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6367760B2 (ja) * 2015-06-11 2018-08-01 トヨタ自動車株式会社 絶縁ゲート型スイッチング装置とその製造方法
JP6301882B2 (ja) * 2015-08-21 2018-03-28 トヨタ自動車株式会社 半導体装置の製造方法と半導体装置
JP6571467B2 (ja) * 2015-09-24 2019-09-04 トヨタ自動車株式会社 絶縁ゲート型スイッチング素子とその製造方法
JP6475142B2 (ja) * 2015-10-19 2019-02-27 トヨタ自動車株式会社 半導体装置とその製造方法
US9419118B1 (en) * 2015-11-03 2016-08-16 Ixys Corporation Trench IGBT with tub-shaped floating P-well and hole drains to P-body regions
JP6115678B1 (ja) * 2016-02-01 2017-04-19 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2017139289A (ja) * 2016-02-02 2017-08-10 トヨタ自動車株式会社 ダイオード
JP2017139293A (ja) * 2016-02-02 2017-08-10 トヨタ自動車株式会社 ダイオード
JP6747195B2 (ja) * 2016-09-08 2020-08-26 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6763727B2 (ja) * 2016-09-15 2020-09-30 トヨタ自動車株式会社 スイッチング装置とその製造方法
JP2018056304A (ja) * 2016-09-28 2018-04-05 トヨタ自動車株式会社 スイッチング装置とその製造方法
JP2018060943A (ja) * 2016-10-06 2018-04-12 トヨタ自動車株式会社 スイッチング素子
JP6669628B2 (ja) * 2016-10-20 2020-03-18 トヨタ自動車株式会社 スイッチング素子
JP6493372B2 (ja) * 2016-12-07 2019-04-03 トヨタ自動車株式会社 半導体装置
JP6687504B2 (ja) * 2016-12-19 2020-04-22 トヨタ自動車株式会社 スイッチング素子の製造方法
JP6784921B2 (ja) * 2017-02-17 2020-11-18 株式会社デンソー スイッチング素子とその製造方法
US10164021B2 (en) * 2017-05-26 2018-12-25 Fuji Electric Co., Ltd. Silicon carbide semiconductor device
US10468509B2 (en) * 2017-06-07 2019-11-05 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JP7029710B2 (ja) * 2017-06-16 2022-03-04 富士電機株式会社 半導体装置
JP2019040954A (ja) * 2017-08-23 2019-03-14 トヨタ自動車株式会社 半導体装置
JP7017733B2 (ja) * 2017-09-07 2022-02-09 国立研究開発法人産業技術総合研究所 半導体装置および半導体装置の製造方法

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Publication number Publication date
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