JP2021034526A

JP2021034526A - スイッチング素子の製造方法

Info

Publication number: JP2021034526A
Application number: JP2019152346A
Authority: JP
Inventors: 信也西村; Shinya Nishimura; 侑佑山下; Yusuke Yamashita; 泰浦上; Yasushi Uragami
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2019-08-22
Filing date: 2019-08-22
Publication date: 2021-03-01

Abstract

【課題】炭化ケイ素基板に設けられたトレンチの側面と底面の接続部の近傍における電界集中を抑制する。【解決手段】スイッチング素子の製造方法であって、炭化シリコン基板の表面にトレンチを形成する工程と、前記トレンチの底部に酸化シリコン層を形成する工程と、前記炭化シリコン基板と前記酸化シリコン層をアニールすることによって前記トレンチの底面と側面の間の境界部をアニール前よりも緩やかな曲面に変化させる工程と、前記トレンチの内面を覆うゲート絶縁膜を形成する工程と、前記トレンチ内に前記ゲート絶縁膜によって前記炭化シリコン基板から絶縁されたゲート電極を形成する工程、を有する。【選択図】図１０

Description

本明細書に開示の技術は、スイッチング素子の製造方法に関する。

特許文献１には、炭化シリコン基板を備えるスイッチング素子が開示されている。炭化シリコン基板の表面には、トレンチが形成されている。トレンチの内面は、ゲート絶縁膜に覆われている。トレンチ内には、ゲート電極が配置されている。ゲート電極は、ゲート絶縁膜によって炭化シリコン基板から絶縁されている。

特開２０１６−０６６７８０号公報

特許文献１のスイッチング素子では、トレンチの側面と底面が略垂直に接続されており、これらの接続部が角部となっている。このため、この接続部（すなわち、角部）の近傍で電界が集中し易い。本明細書では、炭化ケイ素基板に設けられたトレンチの側面と底面の接続部の近傍における電界集中を抑制する技術を提案する。

本明細書が開示するスイッチング素子の製造方法は、炭化シリコン基板の表面にトレンチを形成する工程と、前記トレンチの底部に酸化シリコン層を形成する工程と、前記炭化シリコン基板と前記酸化シリコン層をアニールすることによって前記トレンチの底面と側面の間の境界部をアニール前よりも緩やかな曲面に変化させる工程と、前記トレンチの内面を覆うゲート絶縁膜を形成する工程と、前記トレンチ内に前記ゲート絶縁膜によって前記炭化シリコン基板から絶縁されたゲート電極を形成する工程、を有する。

この製造方法では、トレンチの底部に酸化シリコン層が配置された状態で、炭化シリコン基板と酸化シリコン層をアニールする。すると、酸化シリコン層中の酸素と炭化シリコン基板中の炭素が反応し、これらが二酸化炭素となって気化する。その結果、トレンチの底面と側面の間の境界部がアニール前よりも緩やかな曲面に変化する。その後、トレンチ内にゲート絶縁膜とゲート電極を形成することで、スイッチング素子が得られる。このように製造されたスイッチング素子では、トレンチの底面と側面の間の境界部が緩やかな曲面であるので、この接続部の近傍での電界集中が抑制される。

実施形態の製造方法の説明図。実施形態の製造方法の説明図。実施形態の製造方法の説明図。実施形態の製造方法の説明図。実施形態の製造方法の説明図。実施形態の製造方法の説明図。実施形態の製造方法の説明図。実施形態の製造方法の説明図。実施形態の製造方法の説明図。実施形態の製造方法の説明図。実施形態の製造方法の説明図。実施形態の製造方法の説明図。実施形態の製造方法で製造されるスイッチング素子の断面図。

実施形態のスイッチング素子は、炭化シリコン基板（以下、ＳｉＣ基板という）から製造される。加工前のＳｉＣ基板は、その全体がｎ型のドレイン層により構成されている。まず、図１に示すように、ドレイン層２８上に、ｎ型の炭化シリコンにより構成されたドリフト層２６をエピタキシャル成長させる。ドリフト層２６のｎ型不純物濃度は、ドレイン層２８のｎ型不純物濃度よりも低い。次に、図１に示すように、ドリフト層２６上に、ｐ型の炭化シリコンにより構成されたボディ層２４をエピタキシャル成長させる。以下では、ボディ層２４、ドリフト層２６、及び、ドレイン層２８の全体をＳｉＣ基板１２という。

次に、図２に示すように、イオン注入によって、ＳｉＣ基板１２の上面１２ａに露出する範囲に、ｐ型のコンタクト領域２２を形成する。さらに、イオン注入によって、ＳｉＣ基板１２の上面１２ａに露出する範囲に、ｎ型のソース領域２０を形成する。

次に、図３に示すように、ＳｉＣ基板１２の上面１２ａを異方性エッチングすることによって、上面１２ａにトレンチ４０を形成する。トレンチ４０の上端でトレンチ４０の側面４０ａにソース領域２０が露出するように、トレンチ４０を形成する。また、トレンチ４０がボディ層２４を貫通してドリフト層２６に達するように、トレンチ４０を形成する。この段階では、トレンチ４０の側面４０ａと底面４０ｂの境界部４０ｃは、角形状または曲率半径が小さい曲面となっている。

次に、図４に示すように、ＳｉＣ基板１２の上面１２ａとトレンチ４０の内面（すなわち、側面４０ａと底面４０ｂ）を覆う保護酸化膜（酸化シリコン膜）５０を形成する。

次に、図５に示すように、トレンチ４０の底面４０ｂにｐ型不純物を注入することによって、底面４０ｂを含む範囲にｐ型の底部領域３２を形成する。

次に、図６に示すように、保護酸化膜５０をエッチングにより除去する。

次に、図７に示すように、ＳｉＣ基板１２の上面１２ａとトレンチ４０の内面に酸化膜（酸化シリコン膜）５２を成長させる。例えば、ＣＶＤ（chemical vapor deposition）等によって酸化膜５２を成長させることができる。ここでは、トレンチ４０の内部全体が酸化膜５２で埋め込まれるように、酸化膜５２を成長させる。

次に、図８に示すように、酸化膜５２を上側からエッチングする。これによって、ＳｉＣ基板１２の上面１２ａ上の酸化膜５２を除去する。また、トレンチ４０内の上部に位置する酸化膜５２を除去する。トレンチ４０の底部には、酸化膜５２を残存させる。この状態では、酸化膜５２は、トレンチ４０の底面４０ｂと、底面４０ｂ近傍の側面４０ａに接している。

次に、図９に示すように、ＳｉＣ基板１２の上面１２ａとトレンチ４０の内面（より詳細には、露出している範囲の側面４０ａと酸化膜５２の上面）を覆うカーボン膜５４を形成する。

次に、ＳｉＣ基板１２をアニールする。これによって、ソース領域２０、コンタクト領域２２、及び、底部領域３２に注入された不純物が活性化する。また、ＳｉＣ基板１２をアニールすることで、酸化膜５２もアニールされる。すると、ＳｉＣ基板１２と酸化膜５２の界面において、ＳｉＣ基板１２中の炭素と酸化膜５２中の酸素が反応し、これらが二酸化炭素となって気化する。ＳｉＣ基板１２中から炭素が抜けることで、図１０に示すように、トレンチ４０の側面４０ａと底面４０ｂの境界部４０ｃが曲面化する。例えば、アニール前に境界部４０ｃが角形状である場合には、アニール後に境界部４０ｃが曲面に変化する。また、例えば、アニール前に境界部４０ｃが曲率半径が小さい曲面である場合には、アニール後に境界部４０ｃが曲率半径がより大きい局面に変化する。

また、アニール時に、カーボン膜５４は、酸化膜５２に覆われていない範囲のＳｉＣ基板１２の表面から炭素が気化することを抑制する。これによって、酸化膜５２に覆われていない範囲のＳｉＣ基板１２の表面に凹凸が形成されることを防止する。また、酸化膜５２の表面がカーボン膜５４に覆われていることで、酸化膜５２とＳｉＣ基板１２との反応が促進される。

アニール後に、エッチングによって酸化膜５２とカーボン膜５４を除去する。その後、図１１に示すように、トレンチ４０の内面を覆うゲート絶縁膜４２を形成する。次に、図１２に示すように、トレンチ４０内にゲート電極４４を形成する。ゲート電極４４は、ゲート絶縁膜４２によってＳｉＣ基板１２から絶縁される。次に、図１３に示すように、層間絶縁膜４６、ソース電極４８、及び、ドレイン電極４９を形成することで、スイッチング素子（より詳細には、ｎチャネル型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor））が完成する。

上記の製造方法では、アニールによって、境界部４０ｃを緩やかな曲面に変形させる。特に、上記の製造方法では、一度のアニールによって、境界部４０ｃを緩やかな曲面に変形させるとともに、ＳｉＣ基板１２内の不純物を活性化する。したがって、この製造方法によれば、スイッチング素子を効率的に製造することができる。

図１３に示すスイッチング素子では、ゲート電極４４の電位をゲート閾値以上まで上昇させると、ゲート絶縁膜４２に接する範囲でボディ層２４内にチャネルが形成される。チャネルを介してソース領域２０からドリフト層２６へ電子が流れることで、スイッチング素子がオンする。上記の製造方法では、トレンチ４０の側面４０ａがカーボン膜５４に覆われることで、アニール時に側面４０ａに凹凸が形成されることが防止される。側面４０ａに凹凸が形成されることが防止されることで、チャネルに電子が流れるときに電子の散乱が抑制される。このため、図１３のスイッチング素子では、チャネル移動度が高い。このため、図１３のスイッチング素子は、低いオン抵抗を有する。

ゲート電極４４の電位をゲート閾値未満まで低下させると、チャネルが消失し、スイッチング素子がオフする。すると、ボディ層２４からドリフト層２６に空乏層が広がり、ドリフト層２６が空乏化される。空乏化したドリフト層２６によって、ソース電極４８とドレイン電極４９の間に印加される電圧が保持される。このため、ドリフト層２６内に電位分布が生じる。また、スイッチング素子がオフするときには、底部領域３２からもその周囲のドリフト層２６に空乏層が広がる。これによって、トレンチ４０の下端近傍への電界集中が抑制される。さらに、図１３のスイッチング素子では、トレンチ４０の側面４０ａと底面４０ｂの境界部４０ｃが緩やかな曲面となっている。このため、スイッチング素子がオフしたときに、境界部４０ｃ近傍のゲート絶縁膜４２に印加される電界が緩和される。このため、図１３のスイッチング素子は高い耐圧を有する。

なお、図１３のスイッチング素子では、底部領域３２が比較的浅い（すなわち、底部領域３２の上端から下端までの距離が短い）。底部領域３２が浅いと、底部領域３２による電界緩和効果（すなわち、トレンチ４０の下端近傍での電界緩和効果）が小さくなる。しかしながら、上記の通り、境界部４０ｃが緩やかな曲面となっていることで、境界部４０ｃ近傍での電界が緩和される。このため、底部領域３２を浅くしても、境界部４０ｃ近傍にそれほど高い電界は生じず、十分な耐圧を確保することができる。また、このように底部領域３２を浅くすることで、スイッチング素子がオンしたときにおける底部領域３２近傍の電気抵抗（いわゆる、ＪＦＥＴ抵抗）を小さくすることができる。これによって、スイッチング素子のオン抵抗がさらに低減されている。

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

１２：ＳｉＣ基板
１２ａ：上面
２０：ソース領域
２２：コンタクト領域
２４：ボディ層
２６：ドリフト層
２８：ドレイン層
３２：底部領域
４０：トレンチ
４０ａ：側面
４０ｂ：底面
４０ｃ：境界部
４２：ゲート絶縁膜
４４：ゲート電極
４６：層間絶縁膜
４８：ソース電極
４９：ドレイン電極
５０：保護酸化膜
５２：酸化膜
５４：カーボン膜

Claims

スイッチング素子の製造方法であって、
炭化シリコン基板の表面にトレンチを形成する工程と、
前記トレンチの底部に酸化シリコン層を形成する工程と、
前記炭化シリコン基板と前記酸化シリコン層をアニールすることによって、前記トレンチの底面と側面の間の境界部をアニール前よりも緩やかな曲面に変化させる工程と、
前記トレンチの内面を覆うゲート絶縁膜を形成する工程と、
前記トレンチ内に前記ゲート絶縁膜によって前記炭化シリコン基板から絶縁されたゲート電極を形成する工程、
を有する製造方法。