CN106505106A - 一种高雪崩耐量的屏蔽栅功率晶体管及其制备方法 - Google Patents
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Abstract
本发明提供一种高雪崩耐量的屏蔽栅功率晶体管及其制备方法。该晶体管采用表面MOS结构，半导体外延层设置有沟槽，沟槽内壁生长有上薄下厚的阶梯状场氧化层，场氧化层内淀积有源极多晶硅，沟槽外围设置有P型体区，P型体区内设置有N+源极和P型半导体接触区，P型体区外围设置有N型JFET区，器件表面淀积有源极金属铝，并与外延层形成良好的欧姆接触。其制备方法包括：外延生长步骤，JFET及P型体区离子注入步骤，沟槽刻蚀步骤，氧化层生长步骤，源极多晶硅淀积步骤，栅极多晶硅及栅极氧化层形成步骤，N+源极离子注入步骤，P型半导体接触区离子注入步骤及源极金属淀积步骤。根据本发明制备的屏蔽栅功率半导体晶体管雪崩耐量能力可提高27％以上。
Description
技术领域
本发明主要涉及功率半导体器件技术领域，具体涉及高雪崩耐量的屏蔽栅功率半导体晶体管及其制备方法，该晶体管特别适用于电机驱动系统。
背景技术
屏蔽栅(Split-Gate Trench，SGT)功率半导体晶体管主要应用于电机驱动系统，如无人机、小型电动车、平衡车等。该类型器件通过采用纵向场板结构，极大的降低了器件的导通电阻，提高了器件的功率密度。在电机驱动系统中，屏蔽栅功率半导体晶体管的工作电流可以达到数十安培甚至上百安培，线路中的寄生电感会储存有较大的能量，这部分能量会通过功率半导体晶体管进行泄放，使功率半导体晶体管处于雪崩击穿状态，这个过程中空穴电流流经重掺杂N+源极下方的P型体区区域，极易导致功率半导体晶体管的寄生三极管开启，致使器件失效，在高功率密度的屏蔽栅功率半导体晶体管器件中更是如此。因此，屏蔽栅功率半导体晶体管的雪崩耐量能力是其设计的关键参数之一。本发明提出一种能够改变空穴电流路径、抑制了寄生三极管开启的高雪崩耐量屏蔽栅功率半导体晶体管及其制备方法。本发明除提高功率半导体晶体管雪崩耐量能力以外，并不牺牲功率半导体晶体管的击穿电压，导通电阻等电学特性。
发明内容
本发明针对上述不足，提供一种高雪崩耐量的屏蔽栅功率晶体管及其制备方法。
本发明提供如下结构技术方案：
一种高雪崩耐量的屏蔽栅功率半导体晶体管，包括：重掺杂N+型衬底，在重掺杂N+型衬底上设有轻掺杂N-型外延层，在轻掺杂N-型外延层的表面下方设有P型掺杂体区，在P型掺杂体区上设有沟槽，所述沟槽穿过P型掺杂体区并进入轻掺杂N-型外延层，在沟槽内壁上设有一层场氧化层，在场氧化层内填充有N型源极多晶硅，在场氧化层的外围设有重掺杂N+源极，所述重掺杂N+源极位于P型掺杂体区内并位于P型掺杂体区的表面，在重掺杂N+源极及P型掺杂体区上连接有源极金属，其特征在于，在重掺杂N+源极与氧化层之间设有由部分P型掺杂体区构成的P型半导体接触区；在轻掺杂N-型外延层的表面上方设有栅极多晶硅，所述栅极多晶硅的一个边界位于重掺杂N+源极的上方，并且，所述栅极多晶硅被栅极氧化层包裹；所述N型源极多晶硅与源极金属连接。
本发明提供如下方法技术方案：
一种高雪崩耐量屏蔽栅功率半导体晶体管的制备方法：
第一步：首先选取重掺杂N+型硅材料作为衬底，并外延生长轻掺杂N-型外延层；
第二步：在轻掺杂N-型外延层表面普注磷杂质；利用一块掩膜版在轻掺杂N-型外延层表面选择性注入P型杂质，并进行退火，分别形成N型掺杂JFET区域及P型掺杂体区；
第三步：利用另一块掩膜版在轻掺杂N-型外延层选择刻蚀出沟槽；
第四步：在沟槽内壁生长形成场氧化层，场氧化层的内腔呈上大下小的阶梯状；
第五步：在已生长好的场氧化层的内腔淀积N型源极多晶硅，N型源极多晶硅充满场氧化层的内腔，且N型源极多晶硅的表面与轻掺杂N-外延层的表明齐平；
第六步：在轻掺杂N-型外延层表面生长氧化层，在已生长的氧化层表面淀积多晶硅，利用一块掩膜版，依次选择性刻蚀出栅极多晶硅及栅氧化层的形貌；
第七步：利用另一块掩膜版，沿轻掺杂N-外延层形成的表面金属-氧化物-硅结构的边缘靠近P型掺杂体区的一侧，选择注入高浓度砷杂质，并退火形成重掺杂N+源极区域；
第八步：在第七步基础上，淀积氧化层，并利用另一块掩膜版，选择性刻蚀出栅氧化层的最终形貌；
第九步：利用一块掩膜版，选择型注入高浓度硼杂质，并退火形成P型半导体接触区；
第十步：在器件表面淀积金属铝，作为源极金属，且源极金属与轻掺杂N-外延层表面形成良好的欧姆接触。
与现有技术相比，本发明具有如下优点：
1、本发明利用深沟槽内阶梯状场氧化层5的厚度变化，通过改变非箝位感性开关状态下导致器件击穿所产生的空穴电流的密度分布，使得因雪崩击穿产生的空穴电流延深沟槽内阶梯状场氧化层5的侧壁流向源极金属10，避免流经重掺杂N+源极9的下方，起到了抑制寄生三极管开启的作用。在传统屏蔽栅功率半导体晶体管结构中，采用的是沟槽栅，重掺杂N+源极9在半导体材料表面，并且紧贴栅极氧化层。在非箝位感性开关引起的器件击穿状态下，延深沟槽氧化层侧壁流向源极金属的空穴电流首先流经重掺杂N+源极的下方，极易导致寄生三极管开启，致使器件失效。为达到使因雪崩击穿产生的空穴电流延深沟槽阶梯状氧化层5的侧壁直接流向源极金属10，避免流经重掺杂N+源极9的目的，本发明对传统屏蔽栅功率半导体晶体管结构做了以下改进：(1)、将传统屏蔽栅功率半导体晶体管结构中的栅极多晶硅8设置于半导体材料表面；(2)、将传统屏蔽栅功率半导体晶体管结构中厚度一致的深沟槽场氧化层制作成阶梯状深沟槽场氧化层，并在氧化层内腔填满N型源极多晶硅6；(3)、调整重掺杂N+源极9的水平相对位置，将重掺杂N+源极9设置于距离深沟槽阶梯状场氧化层5的侧壁有一定距离的半导体材料表面的位置。采用这种结构的屏蔽栅功率半导体晶体管器件在雪崩击穿状态下，其阶梯状N型源极多晶硅6，阶梯形场氧化层5，P型体区4构成MOS结构。由于P型体区4附近的阶梯状场氧化层5的厚度很薄，在雪崩击穿状态下，P型体区4靠近薄场氧化层5的区域在MOS结构作用下形成带有正电荷的强空穴积累层；轻掺杂N-外延层2靠近厚场氧化层5的区域在MOS结构作用下形成带有正电荷的空穴反型层，为由雪崩击穿产生的空穴提供了延阶梯状场氧化层5侧壁流动的空穴电流通路，尤其是在P型体区中，空穴电流通路能够紧贴场氧化层5侧壁。。将重掺杂N+源极9设置于距离深沟槽阶梯状氧化层5的侧壁具有一定距离的半导体材料表面的位置，使得上述空穴电流通路能够引导因雪崩击穿产生的空穴直接流向源极金属10，避免因雪崩击穿产生的空穴电流经过重掺杂N+源极9下方而流向源极金属10，从而避免了因寄生三极管开启而导致的器件失效，提高了器件的雪崩耐量能力27％以上。
2、本发明在轻掺杂N-外延层2表面，相邻P型掺杂体区4之间设有N型掺杂JFET区域3，提高了该区域N型杂质浓度，降低了该区域的电阻率，改善了因上述优点1中描述的结构改变带来的屏蔽栅功率半导体晶体管导通电阻增大的隐患，使得本发明结构的导通电阻与传统屏蔽栅功率半导体晶体管的导通电阻相比几乎不变。
3、本发明器件制备工艺集成了传统表面金属-氧化物-半导体型场效应晶体管结构的表面栅极工艺、深沟槽蚀刻工艺、深沟槽内部氧化层生长，深沟槽多晶硅填充等成熟工艺技术，可行性高。
附图说明
图1所示为本发明提出的高雪崩耐量屏蔽栅功率半导体晶体管的器件剖面结构图；
图2所示为传统屏蔽栅功率半导体晶体管的器件剖面结构图；
图3所示为本发明提出的高雪崩耐量屏蔽栅功率半导体晶体管与传统屏蔽栅功率半导体晶体管的击穿电压特性曲线对比图；
图4所示为本发明提出的高雪崩耐量屏蔽栅功率半导体晶体管与传统屏蔽栅功率半导体晶体管导通时的电流-电压特性曲线对比图；
图5所示为非箝位感性开关测试电路图；
图6所示为本发明提出的高雪崩耐量屏蔽栅功率半导体晶体管与传统屏蔽栅功率半导体晶体管在非箝位感性开关测试时电压-时间与电流-时间特性曲线对比图；
图7所示为本发明提出的高雪崩耐量屏蔽栅功率半导体晶体管在反向偏压时，P型掺杂体区延氧化层侧壁的空穴积累层和轻掺杂N-型外延层延氧化层侧壁的空穴反型层示意图；
图8所示为传统屏蔽栅功率半导体晶体管在雪崩击穿状态下的空穴电流的路径；
图9所示为本发明提出的高雪崩耐量屏蔽栅功率半导体晶体管在雪崩击穿状态下的空穴电流的路径；
图10-图19所示为本发明提出的高雪崩耐量屏蔽栅功率半导体晶体管结构制备方法的工艺流程图。
具体实施方式
本发明利用深沟槽内阶梯状场氧化层5的厚度变化，通过改变非箝位感性开关状态下导致器件击穿所产生的空穴电流的密度分布，使得因雪崩击穿产生的空穴电流延深沟槽内阶梯状场氧化层5的侧壁流向源极金属10，避免流经重掺杂N+源极9的下方，起到了抑制寄生三极管开启的作用，从而增大了屏蔽栅功率半导体器件的雪崩耐量。本发明在轻掺杂N-外延层2表面，相邻P型掺杂体区4之间设有N型掺杂JFET区域3，提高了该区域N型杂质浓度，降低了该区域的电阻率，改善了因结构改变带来的屏蔽栅功率半导体晶体管导通电阻增大的隐患，使得本发明结构的导通电阻与传统屏蔽栅功率半导体晶体管的导通电阻相比几乎不变。本发明器件结构设计工艺集成了传统表面金属-氧化物-半导体型场效应晶体管结构的表面栅极工艺、深沟槽蚀刻工艺、深沟槽内部氧化层生长，深沟槽多晶硅填充等成熟工艺技术，可行性高。
实施例1
下面结合图1，对本发明做详细说明，一种高雪崩耐量的屏蔽栅功率半导体晶体管，包括：重掺杂N+型衬底1，在重掺杂N+型衬底1上设有轻掺杂N-型外延层2，在轻掺杂N-型外延层2的表面下方设有P型掺杂体区4，在P型掺杂体区4上设有沟槽，所述沟槽穿过P型掺杂体区4并进入轻掺杂N-型外延层2，在沟槽内壁上设有一层场氧化层5，在场氧化层5内填充有N型源极多晶硅6，在场氧化层5的外围设有重掺杂N+源极9，所述重掺杂N+源极9位于P型掺杂体区4内并位于P型掺杂体区4的表面，在重掺杂N+源极9及P型掺杂体区4上连接有源极金属10，其特征在于，在重掺杂N+源极9与氧化层5之间设有由部分P型掺杂体区构成的P型半导体接触区11；在轻掺杂N-型外延层2的表面上方设有栅极多晶硅8，所述栅极多晶硅8的一个边界位于重掺杂N+源极9的上方，并且，所述栅极多晶硅8被栅极氧化层7包裹；所述N型源极多晶硅6与源极金属10连接。
在本实施例中，N型源极多晶硅6呈阶梯状且位于P型掺杂体区4内的一端为大头端，N型源极多晶硅6大头端深度大于P型掺杂体区4的深度；在轻掺杂N-型外延层2的表面下方设有N型掺杂区域3，且所述P型掺杂体区4位于所述N型掺杂区域3内；P型掺杂体区4的表面与源极金属10为良好的欧姆接触。
实施例2
下面结合图10～图19，对本发明做详细说明，一种权利要求1所述高雪崩耐量屏蔽栅功率半导体晶体管的制备方法，其特征在于：
第一步：首先选取重掺杂N+型硅材料1作为衬底，并外延生长轻掺杂N-型外延层2；
第二步：在轻掺杂N-型外延层2表面普注磷杂质；利用一块掩膜版在轻掺杂N-型外延层2表面选择性注入P型杂质，并进行退火，分别形成N型掺杂JFET区域3及P型掺杂体区4；
第三步：利用另一块掩膜版在轻掺杂N-型外延层2选择刻蚀出沟槽；
第四步：在沟槽内壁生长形成场氧化层5，场氧化层5的内腔呈上大下小的阶梯状；
第五步：在已生长好的场氧化层5的内腔淀积N型源极多晶硅6，N型源极多晶硅6充满场氧化层5的内腔，且N型源极多晶硅6的表面与轻掺杂N-外延层2的表明齐平；
第六步：在轻掺杂N-型外延层2表面生长氧化层，在已生长的氧化层表面淀积多晶硅，利用一块掩膜版，依次选择性刻蚀出栅极多晶硅8及栅氧化层7的形貌；
第七步：利用另一块掩膜版，沿轻掺杂N-外延层2形成的表面金属-氧化物-硅结构的边缘靠近P型掺杂体区4的一侧，选择注入高浓度砷杂质，并退火形成重掺杂N+源极9区域；
第八步：在第七步基础上，淀积氧化层，并利用另一块掩膜版，选择性刻蚀出栅氧化层7的最终形貌；
第九步：利用一块掩膜版，选择型注入高浓度硼杂质，并退火形成P型半导体接触区11；
第十步：在器件表面淀积金属铝，作为源极金属10，且源极金属10与轻掺杂N-外延层2表面形成良好的欧姆接触。
在本实施例中，第二步中普注的磷杂质的浓度为1E17～1.5E17cm-3；第七步中选择注入的高浓度砷杂质的浓度为1E18～6E19cm-3；第九步中选择注入的高浓度硼杂质的浓度为1E19～5E19cm-3。
下面结合附图对本发明进行进一步说明。
本发明的工作原理：
导通原理：
栅极接高电位，漏极接高电位，源极接低电位，电子沟道开启，在漏极高电位的作用下，形成从源极流向漏极的电子电流。
正向关断：
栅极接低电位，漏极接高电位，源极接低电位，P型掺杂体区保持低电位，沟道关断，P型掺杂体区与其下方的轻掺杂N-型外延层形成耗尽区，承受反向电压。
非箝位感性开关测试与雪崩耐量：
被测晶体管栅极与栅极电阻Rg一端连接，栅极电阻Rg另一端与脉冲信号源连接；被测晶体管漏极与电感一端连接，电感另一端与电源VDD阳极连接，电源阴极与被测晶体管源极连接；被测晶体管源极与电源阴极连接后与零电位“地”相连接。单电压脉冲作用在栅极，使被测晶体管开启，漏源电流缓慢升高；栅脉冲结束时被测晶体管关断；由于电感电流不能突变，电感电流通过被测晶体管泻放能量，从而使被测晶体管两端电压突变至击穿电压，直至电感电流降至零，完成电感能量泻放。雪崩耐量即为从器件关断至电感电流降为零这一过程中，被测晶体管所耗散的能量。
为了验证本发明结构的优势，本专利对器件结构进行了流片及测试验证，如图3～图6所示。在对器件结构进行了实测后，本专利通过半导体器件仿真软件Sentaurus TCAD对结构进行了对比仿真，如图7～图8所示。图3所示为本发明提出的一种高雪崩耐量的屏蔽栅功率半导体晶体管与传统屏蔽栅功率半导体晶体管击穿电压特性曲线对比图，从图中可以看出，本发明提出的高雪崩耐量屏蔽栅功率半导体晶体管比传统屏蔽栅功率半导体晶体管在相同条件下击穿电压有所增加；图4所示为本发明提出的高雪崩耐量屏蔽栅功率半导体晶体管与传统屏蔽栅功率半导体晶体管在导通时的I-V特性曲线对比图，从图中可以看出本发明提出的高雪崩耐量屏蔽栅功率半导体晶体管与传统屏蔽栅功率半导体晶体管在相同电流条件下导通压降几乎一样，即导通电阻几乎不变；图5所示为非箝位感性开关测试电路图，是器件雪崩耐量的测试方法；图6所示为本发明提出的高雪崩耐量屏蔽栅功率半导体晶体管与传统屏蔽栅功率半导体晶体管的非箝位感性开关测试时电压-时间与电流-时间特性曲线对比图，对于相同的电感充电时间，本发明提出的高雪崩耐量屏蔽栅功率半导体晶体管能够耗散掉电感储存的能量，最终漏极-源极电压降低至VDD，流过漏极-源极的电流降低至零；而传统屏蔽栅功率半导体晶体管在漏极-源极电压降低至零之前，电流开始上升，器件已经失效。图7所示为本发明提出的高雪崩耐量屏蔽栅功率半导体晶体管在雪崩击穿状态下，由沟槽内源极多晶硅，阶梯状场氧化层，硅形成的金属-氧化物-半导体结构。由于源极多晶硅的作用，P型体区延深沟槽场氧化层侧壁表面形成了积累层；轻掺杂N-型外延层延深沟槽氧化层侧壁表面形成了反型层，为空穴电流提供了导电通路。使得由于雪崩击穿产生空穴电流延沟槽阶梯状氧化层侧壁流向源极金属，而不会流经重掺杂N+源极下方，避免了因寄生三极管开启导致的器件失效，从而增大了屏蔽栅功率半导体器件的雪崩耐量。
图8，图9所示为本发明提出的高雪崩耐量屏蔽栅功率半导体晶体管和传统屏蔽栅功率半导体晶体管在雪崩击穿状态下的空穴电流路径图。由图中可以看出，本发明提出的高雪崩耐量屏蔽栅功率半导体晶体管，电流路径不经过N+源极下方，很好的抑制了寄生三极管的开启，器件雪崩耐量较高；而传统屏蔽栅功率半导体晶体管电流路径经过重掺杂N+源极下方，较易引起寄生三极管开启，致使器件失效。
Claims (8)
1.一种高雪崩耐量的屏蔽栅功率半导体晶体管，包括：重掺杂N+型衬底(1)，在重掺杂N+型衬底(1)上设有轻掺杂N-型外延层(2)，在轻掺杂N-型外延层(2)的表面下方设有P型掺杂体区(4)，在P型掺杂体区(4)上设有沟槽，所述沟槽穿过P型掺杂体区(4)并进入轻掺杂N-型外延层(2)，在沟槽内壁上设有一层场氧化层(5)，在场氧化层(5)内填充有N型源极多晶硅(6)，在场氧化层(5)的外围设有重掺杂N+源极(9)，所述重掺杂N+源极(9)位于P型掺杂体区(4)内并位于P型掺杂体区(4)的表面，在重掺杂N+源极(9)及P型掺杂体区(4)上连接有源极金属(10)，其特征在于，在重掺杂N+源极(9)与氧化层(5)之间设有由部分P型掺杂体区构成的P型半导体接触区(11)；在轻掺杂N-型外延层(2)的表面上方设有栅极多晶硅(8)，所述栅极多晶硅(8)的一个边界位于重掺杂N+源极(9)的上方，并且，所述栅极多晶硅(8)被栅极氧化层(7)包裹；所述N型源极多晶硅(6)与源极金属(10)连接。
2.根据权利要求1所述的高雪崩耐量的屏蔽栅功率半导体晶体管，其特征在于，N型源极多晶硅(6)呈阶梯状且位于P型掺杂体区(4)内的一端为大头端，N型源极多晶硅(6)大头端深度大于P型掺杂体区(4)的深度。
3.根据权利要求1所述的高雪崩耐量的屏蔽栅功率半导体晶体管，其特征在于，在轻掺杂N-型外延层(2)的表面下方设有N型掺杂区域(3)，且所述P型掺杂体区(4)位于所述N型掺杂区域(3)内。
4.根据权利要求1所述的高雪崩耐量的屏蔽栅功率半导体晶体管，其特征在于，P型掺杂体区(4)的表面与源极金属(10)为良好的欧姆接触。
5.一种权利要求1所述高雪崩耐量的屏蔽栅功率半导体晶体管的制备方法，其特征在于：
第一步：首先选取重掺杂N+型硅材料(1)作为衬底，并外延生长轻掺杂N-型外延层(2)；
第二步：在轻掺杂N-型外延层(2)表面普注磷杂质；利用一块掩膜版在轻掺杂N-型外延层(2)表面选择性注入P型杂质，并进行退火，分别形成N型掺杂JFET区域(3)及P型掺杂体区(4)；
第三步：利用另一块掩膜版在轻掺杂N-型外延层(2)选择刻蚀出沟槽；
第四步：在沟槽内壁生长形成场氧化层(5)，场氧化层(5)的内腔呈上大下小的阶梯状；
第五步：在已生长好的场氧化层(5)的内腔淀积N型源极多晶硅(6)，N型源极多晶硅(6)充满场氧化层(5)的内腔，且N型源极多晶硅(6)的表面与轻掺杂N-外延层(2)的表明齐平；
第六步：在轻掺杂N-型外延层(2)表面生长氧化层，在已生长的氧化层表面淀积多晶硅，利用一块掩膜版，依次选择性刻蚀出栅极多晶硅(8)及栅氧化层(7)的形貌；
第七步：利用另一块掩膜版，沿轻掺杂N-外延层(2)形成的表面金属-氧化物-硅结构的边缘靠近P型掺杂体区(4)的一侧，选择注入高浓度砷杂质，并退火形成重掺杂N+源极(9)区域；
第八步：在第七步基础上，淀积氧化层，并利用另一块掩膜版，选择性刻蚀出栅氧化层(7)的最终形貌；
第九步：利用一块掩膜版，选择型注入高浓度硼杂质，并退火形成P型半导体接触区(11)；
第十步：在器件表面淀积金属铝，作为源极金属(10)，且源极金属(10)与轻掺杂N-外延层(2)表面形成良好的欧姆接触。
6.根据权利要求5所述的制备方法，其特征在于，第二步中普注的磷杂质的浓度为1E17～1.5E17cm-3。
7.根据权利要求5所述的制备方法，其特征在于，第七步中选择注入的高浓度砷杂质的浓度为1E18～6E19cm-3。
8.根据权利要求5所述的制备方法，其特征在于，第九步中选择注入的高浓度硼杂质的浓度为1E19～5E19cm-3。
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