DE2937989A1 - Halbleitervorrichtung - Google Patents

Halbleitervorrichtung

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    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon

Description

Henkel, Kern, FeilerStHänzel Patentanwälte Registered Representatives
before the European Patent Office
TOKYO SHIBAURA DENKI
KABUSHIKI KAISHA D^OOOMÜnchen 80
Kawasaki, Japan ^. 089/982085^7
Telex: 05 29 802 hnkl d Telegramme: ellipsoid
Dr. F/schl
20. September 1979
HALBLEITERVORRICHTUNG
03001 ε/0766
- ar-
Beschreibung
Die Erfindung betrifft eine Halbleitervorrichtung, insbesondere eine Halbleitervorrichtung mit in ihr mindestens teilweise ausgebildeter verbesserter Laminat- oder Verbundstruktur .
Polykristallines Silizium dient sehr oft zur Bildung eines Teils einer Elektrode in einem Halbleiterbezirk, z.B. als Basis und Emitter eines Transistors, oder zur Bildung eines Teils eines Widerstands oder eines Verdrahtungselements zur Steigerung der Integration einer Halbleitervorrichtung oder zur Verbesserung der Leistung eines Transistors. Ferner dient es als Quelle einer Verunreinigungsdiffusion. Besonders gut geeignet ist es als Quelle einer Verunreinigungsdiffusion und als Elektrode zur Bildung eines Emitterbereichs eines Hochfrequenztransistors, in dem es die elektrischen Eigenschaften und somit die Zuverlä: . ykeit des Transistors verbessert.
In der Regel besteht eine Verdrahtungsschicht aus einer Metallschicht. Somit muß eine polykristalline Schicht mit der Metallschicht verbunden sein. Derjenige Teil der Metallschicht, der mit der polykristallinen Schicht verbunden ist, kann oftmals unterbrochen sein, was die Zuverlässigkeit der Halbleitervorrichtung verringert. Dies tritt insbesondere bei folgenden Verfahren auf:
Zunächst wird eine polykristalline Siliziumschicht in einem gewünschten Muster abgelagert und "ausgefräßt". Dann wird auf die polykristalline Siliziumschicht eine zur Verdrahtung dienende Metallschicht beispielsweise aufgedampft und durch Photoätzung eine Schaltung hergestellt. Genauer gesagt ist, wie die Figuren 1A und 1B ausweisen, eine polykristalline Siliziumschicht 4 in
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teilweiser Berührung mit einem in einem Halbleitersubstrat 1 gebildeten Halbleiterbezirk 2 abgelagert und füllt eine öffnung einer auf dem Halbleitersubstrat 1 gebildeten Isolierschicht 3 aus. Eine Metallschicht 5 besitzt einen abgestuften Grenzbereich 5a zwischen dem auf der Metallschicht 5 aufliegenden Teil und dem auf der Isolierschicht
3 liegenden Teil. In der Regel ist der Grenzbereich 5a unnormal dünn, darüber hinaus sind darin Spannungen konzentriert. Die Metallschicht 5 wird derart geätzt, daß ihr grössej-^r Teil auf der polykristallinen Siliziumschicht
4 und nicht weg von ihr liegt. Dies zeigt die Figur 1a klar und deutlich. Wenn die Metallschicht 5 auf diese Weise geätzt wird, wird die Integration der Halbleitervorrichtung erhöht, die Seitenkanten des Grenzbereichs 5a müssen jedoch in direkte Berührung mit der Ätzlösung gelangen. Wenn jedoch in direkte Berührung mit der Ätzlösung gelangt, wird der Grenzbereich 5a infolge Elektrodenreaktion zu stark geätzt, so daß äich in der Metallschicht 5 eine V-förmiye Kerbe bzw. ein Einschnitt bildet. Diese übermässige Ätzung ist akut im umgekehrten VerhäJ;nis zur Ätzaktivierungsenergie der Metallschicht 5. Wenn eine solche V-förmige Kerbe gebildet ist, wird es unmöglich, eine geeignete Elektrodenleitung oder die gewünschte Verdrahtung zu erreichen. Eine überschüssige Ätzung läßt sich durch Ablagern der Metallschicht 5 unter speziellen Bedingungen zwar verringern, jedoch niemals vollständig vermeiden.
Der Erfindung lag nun die Aufgabe zugrunde, eine Halbleitervorrichtung verbesserter Laminat- oder Verbundstruktur mit einer Metallschicht und einer polykristallinen Siliziumschicht zu schaffen, die nicht mit den Nachteilen der einschlägigen bekannten Halbleitervorrichtungen behaftet und bei der die Integration verbessert oder
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erhöht ist.
Gegenstand der Erfindung ist somit eine Halbleitervorrichtung, welche dadurch gekennzeichnet ist, daß sie aus einem Halbleitersubstrat mit mindestens einem darin gebildeten Halbleiterbezirk, einerauf dem Halbleiterbezirk gebildeten ersten Isolierschicht mit einer öffnung, an der mindestens ein Teil des Halbleiterbezirks freiliegt, einer auf der ersten Isolierschicht gebildeten polykristallinen Siliziumschicht, die die öffnung der ersten Isolierschicht füllt und die erste Isolierschicht rund um die öffnung bedeckt, einer auf der polykristallinen Siliziumschicht ausgebildeten zweiten Isolierschicht, die mindestens die polykristalline Siliziumschicht bedeckt und eine öffnung an einer Stelle entsprechend der öffnung der ersten Isolierschicht aufweist und einer über die öffnung der zweiten Isolierschicht mit der polykristallinen Siliziumschicht verbundenen Metallschicht besteht.
Gemäß einer Ausführungsform der Erfindung bildet die polykristalline Siliziumschicht ein Elektronenleiterelement.
Gemäß einer anderen Ausführungsform der Erfindung bildet die polykristalline Siliziumschicht einen Teil eines Widerstands oder einen Teil eines Verdrahtungselements.
Wenn die zweite Isolierschicht relativ dick gemacht werden soll, wird sie sozusagen zweischichtig mit einer die polykristalline Siliziumschicht bedeckenden ersten Schicht und einer nicht nur die erste Schicht sondern auch die erste Isolierschicht bedeckenden zweiten Schicht ausgebildet.
Die Erfindung wird anhand der Zeichnungen näher erläutert. Im einzelnen zeigen:
Figur 1A eine ebene Darstellung einer Halbleitervorrichtung gemäß dem Stand der Technik;
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- tr-
Figur 1b einen Querschnitt durch die Vorrichtung gemäß Figur 1a längs der Linie Ib-Ib;
Figur 2a eine ebene Darstellung eines Teils einer erfindungsgemäßen Halbleitervorrichtung;
Figur 2b einen Querschnitt durch die Vorrichtung gemäß Figur 2A längs der Linie IIB-IIB;
Figuren 3A bis 3D.,wie eine erfindungsgemäße Halbleitervorrichtung hergestellt wird;
Figuren 4A bis 4E, wie eine andere erfindungsgemäße Halbleitervorrichtung hergestellt wird und
Figuren 5A bis 5F, wie eine weitere erfindungsgemäße Halbleitervorrichtung hergestellt wird.
Die Figuren 2A und 2B veranschaulichen, wie bereits ausgeführt, eine erfindugsgemäße Halbleitervorrichtung.
In einem Halbleitersubstrat 11 ist mindestens ein Halbleiterbezirk 12, d.h. ein Base- oder Emitterbezirk, ausgebildet. Dessen Oberseite liegt auf derselben Ebene wie die uuerflache des Halbleitersubstrats 11. Auf dem Halbleitersubstrat 11 ist eine Isolierschicht 13 aus beispielsweise SiC^ gebildet. Die Isolierschicht 13 besitzt eine öffnung 13a, durch die der Halbleiterbezirk freigelegt ist. Die öffnung 13a wird durch eine (auch) einen Teil der Isolierschicht 13 rund um die öffnung 13a bedeckende polykristalline Siliziumschicht 14 ausgefüllt.
Aus Figur 2b geht hervor, daß eine weitere Isolierschicht 15 aus beispielsweise SiO? derart ausgebildet ist, daß sie den Umfangbereich der polykristallinen Siliziumschicht
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■ϊ·
sowohl an der Oberfläche als auch an den Außenkanten abdeckt. Die Isolierschicht 15 besitzt eine öffnung 15a an einer Stelle entsprechend der öffnung 13a der Isolierschicht 13.
Wdnn auf der polykristallinen Siliziumschicht 14 eine dicke Isolierschicht ausgebildet werden soll. W-ird auf einem Teil der Isolierschicht 15 und einem Teil der Isolierschicht 13 eine weitere Isolierschicht 16 gebildet (vgl. Figur 2B). Auch die Isolierschicht 16 besitzt eine öffnung 16a an einer Stelle entsprechend der öffnung 13a der Isolierschicht 13.
Figur 2B zeigt, daß auf der Isolierschicht 16 ein Metallverdrahtungselement 17 vorgesehen ist, das die öffnungen 15a und 16a ausfüllt. Das Metallverdrahtungselement 17 ist folglich mit der polykristallinen Siliziumschicht 14 verbunden.
Da die Außenkanten der polykristallinen Siliziumschicht 14 mit der Isolierschicht 15 abgedeckt sind, stehen sie nicht in direkter Berührung mit einer Metallschicht. Somit findet keine Elektrodenreaktion statt. Ferner wird aus diesen Gründen die Metallschicht auch niemals an einer Stelle über dem Umfang der polykristallinen Siliziumschicht 14 unnormal (stark) geätzt. Anders als bei der üblichen bekannten Vorrichtung wird somit in der Metallschicht bei ihrer Ätzung zur Ausbildung einer ein bestimmtes Muster aufweisenden Verdrahtungsschicht keine V-förmige Kerbe gebildet.
Erforderlichenfalls können der polykristallinen Siliziumschicht 14 zur Verbesserung ihrer Leitfähigkeit oder zur
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• a·
Schaffung einer Quelle für eine Verunreinigungsdiffusion Verunreinigungen vom η-Typ, wie Arsen oder Phosphor, oder Verunreinigungen vom p-Typ, wie Bor, einverleibt werden. Ferner kann auch der Isolierschicht 15 oder 16 eine Substanz einverleibt werden.
So kann die beispielsweise aus SiO2 gebildete Isolierschicht mit Verunreinigungen vom η-Typ, wie Arsen oder Phosphor (mit Passivierungswirkung) dotiert werden, indem Silan (SiH4) mit Arsin (AsH3) oder Phosphin (PH3) bei einer Temperatur von etwa 5000C in einer Mischgasatmosphäre aus 0- und N-reagieren gelassen wird. In gleicher Weise kann die Isolierschicht mit Verunreinigungen vom p-Typ, wie Bor, dotiert werden, indem unter denselben Bedingungen Silan mit Borhydrid (B-Hg) reagieren gelassen wird.
Die Figuren 3A bis 3D veranschlaulichen die Herstellung einer erfindungsgemäßen Halbleitervorrichtung.
Zunächst wird gemäß Figur 3A auf einem Siliziumsubstrat 21 eine Isolierschicht 22 aus beispielsweise Siliziumoxid (SiO0) einer Stärke von beispielsweise etwa 3000 A gebildet. Danach erfolgt auf der SiO2-Schicht 22 in üblicher bekannter Weise eine Photoätzung, wobei eine öffnung 22a erzeugt wird. Durch diese hindurch wird derjenige Teil des Siliziumsubstrats freigelegt, an dem ein Emitterbezirk gebildet wird. Danach wird auf der Siliziumdioxidschicht 22 eine die öffnung 22a ausfüllende, mit Arsen dotierte polykristalline Siliziumschicht
einer Stärke von etwa 2000 A ausgebildet. Dies erreicht man beispielsweise durch Zersetzen von Silan (SiH4) und Arsin (AsH3) bei einer Temperatur von beispielsweise 650 0C unter inerter Atmosphace in einem Hochfrequenzofen. Danach wird die polykristalline Siliziumschicht 23 in dem gewünschten Musterplasma geätzt. Die derart plasmageätzte polykristalline Silizium-
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schicht 23 füllt die öffnung 22a aus und bedeckt den Teil der Siliziumdioxidschicht 22 rund um die öffnung 22a.
Dann wird das in Figur 3A dargestellte Halbleitergebilde in oxidierender Atmosphäre auf eine Temperatur von 1000 0C erhitzt. Hierbei diffundiert das in der polykristallinen Siliziumschicht 23 enthaltene Arsen in das Substrat 21 unter Bildung eines Emitterbezirks 24 (vgl. Figur 3B). Während des Erhitzens wird eine die polykristalline Siliziumschicht 23 sowohl an der Oberfläche als auch an den Außenkanten abdeckende Siliziumoxid (SiO2) schicht 25 gebildet (vgl. Figur 3B). Die oxidierenden Bedingungen werden so eingestellt, daß sich eine beispielsweise etwa 1000 A dicke SiO2-Schicht 25 bildet.
Danach wird die SiO2-Schicht 25 in üblicher bekannter Weise einer Photoätzung unterworfen, um an einer Stelle entsprechend der öffnung 22a der SiO^-Schicht 22 eine öffnung 25a auszubilden (vgl. Figur 3C). Als Ätzlösung wird eine Ammoniumfluoridlösung verwendet. Die Photoätzung dauert etwa 1 min.
Schließlich wird durch Zerstäuben eine etwa 1 Mikron dicke Metallschicht aus beispielsweise einer Al-Si(2%)-Cu (2%)-Legierung abgelagert. Die Metallschicht wird dann etwa 7 min unter Verwendung einer wäßrigen Lösung von Phosphorsäure, Essigsäure und Salpetersäure, geätzt, wobei eine Elektrode 26 gebildet wird. Diese liegt, wie Figur 2A ausweist, auf einem Teil der Oberseite der Schicht 23 auf und füllt die öffnung 25a aus. Auf diese Weise wird ein Kontakt zum zentralen Bezirk der polykristallinen Siliziumschicht 23 hergestellt (vgl. Figur 3D).
Die Metallschicht wird niemals in Folge Elektrodenreaktion unnormal geätzt, da sie nicht in direkter Berührung mit den Außenkanten der polykristallinen Siliziumschicht 23, die mit
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der Isolierschicht 25 abgedeckt ist, steht. Wenn zur Entfernung von nach der Ätzung der Al-Si-Cu-Schicht noch vorhandenem restlichem Silizium eine Plasmaätzung durchgeführt wird, wird der Teil der Schicht 23, der nicht mit der Metallschicht 26 bedeckt ist, niemals geätzt. Dies ist darauf zurückzuführen, daß die polykristalline Siliziumschicht 23 nicht freiliegt.
Die Figuren 4A bis 4E veranschaulichen die Herstellung einer anderen Ausführungsform einer erfindungsgemäßen Halbleitervorrichtung. Die Durchführung dieser Verfahrensvariante ist dann zweckmäßig, wenn auf einer polykristallinen Siliziumschicht eine derart dicke Isolierschicht gebildet werden soll, daß die polykristalline Siliziumschicht beispielsweise als Widerstand oder Verdrahtungselement herangezogen werden kann.
Zunächst wird, wie Figur 4A ausweist, auf einem Siliziumsubstrat 31 eine Oxidschicht 32 mit einer öffnung 32a gebildet. Weiterhin wird entsprechend Figur 3A eine mit Arsen dotierte polykristalline Siliziumschicht 33 ausgebildet.
Figur 4B zeigt, daß auf der gesamten Oberfläche des Halbleitergebildes gemäß 4A eine Isolierschicht 32 ausgebildet ist. Die Isolierschicht 32 besteht aus einem Material, beispielsweise SiO2, das in bezug auf polykristallines Silizium selektiv ätzbar ist. In der Regel werden zwei Materialien als selektiv ätzbar angesehen, wenn das eine von ihnen durch ein spezielles Ätzmittel 3 bis 10 mal oder noch schneller geätzt wird als das andere. Ferner wird das andere SiO2 durch Plasmaätzung 100 bis 1000 mal schneller geätzt als polykristallines Silizium, so daß eine selektive Ätzung möglich ist. Eine SiO2~Schicht 34 kann beispielsweise durch Dampfphasenwachstum bei einer Temperaturvon 500 0C in einer
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Stärke von etwa 2000 A ausgebildet werden.
Danach wird das Halbleitergebilde gemäß Figur 4B in oxidierender Atmosphäre auf eine Temperatur von 95O°'bis 1000°C erhitzt. Hierbei diffundiert das in der polykristallinen Siliziumschicht 33 enthaltene Arsen in das Substrat 31, wobei ein Emitterbezirk 35 gebildet wird. Während des Erhitzens wird auf der gesamten Oberfläche der polykristallinen Siliziumschicht 33
eine etwa 500 bis 1000 A dicke Sxliziumoxid(SiO»)-Schicht 36 ausgebildet (vgl. Figur 4C). Die SiO2 - Schicht 36 kompensiert den Defekt der SiO2~Schicht 34.
Hierauf werden in den SiO?-Schichten 34 und 36 in der im Zusammenhang mit Figur 3C beschriebenen Weise öffnungen 37 erzeugt. Auf diese Weise wird die polykristalline Siliziumschicht 33 teilweise freigelegt (vgl. Figur 4D).
Zuletzt wird durch Aufdampfen oder Zerstäuben eine Metallschicht erzeugt und danach in dem gewünschten Muster geätzt. Hierbei erhält man ein Verdrahtungselement 38 (vgl. Figur 4E).
Die Figuren 5A bis 5F veranschaulichen schließlich noch die Herstellung einer weiteren Ausführungsform einer erfindungsgemäßen Halbleitervorrichtung. Diese Verfahrensvariante ist dann von Vorteil, wenn eine polykristalline Siliziumschicht als Widerstand oder Verdrahturigselement dienen soll.
Gemäß Figur 5A wird auf einem Siliziumsubstrat 41 eine Isolierschicht 42 aus beispielsweise SiO2 mit einer öffnung ausgebildet. Ferner wird eine mit Arsen dotierte polykristalline Siliziumschicht 4 3 gebildet. Sämtliche Maßnahmen entsprechen den im Zusammenhang mit Figur 3A durchgeführten Maßnahmen.
Danach erfolgt an dem Halbleitergebilde gemäß 5A eine Dampfoxidation, wobei die polykristalline Siliziumschicht 43 oxidiert und auf der gesamten freiliegenden Oberfläche der
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yß
Schicht 43 eine SiC^-Schicht 44 gebildet wird (vgl. Figur 5B). Während der Damp i: oxidati on diffundiert das in der Schicht enthaltene Arsen in das Substrat 41, wobei , wenn auch unvollständig ein Emitterbezirk 45' gebildet wird.
Danach wird entsprechend Figur 5C auf der gesamten Oberfläche des Halbleitergebildes gemäß Figur 5B in der im Zusammenhang mit Figur 4B beschriebenen Weise eine SiO^-Schicht gebildet.
Hierauf wird das Halbleitergebilde gemäß Figur 5C in einer oxidierenden Atmosphäre auf eine Temperatur von 950° bis 10000C erhitzt, wobei dann ein vollständiger Emitterbezirk entsteht (vgl. Figur 5D).
Nun werden in der im Zusammenhang mit Figur 3C beschriebenen Weise beide SiO2-Schichten 44 und 46 geätzt, wobei öffnungen 4 7 gebildet werden. Durch diese öffnungen 47 wird die polykristalline Siliziumschicht 43 teilweise freigeigt (vgl. Figur 5E).
Zuletzt wird eine Metallschicht abgelagert und in dem gewünschten Muster geätzt, wobei ein Verdrahtungselement erhalten wird (vgl. Figur 5F).
Bei den beschriebenen AusfUhrungsformen ist die polykristalline Siliziumschicht mit Arsen dotiert. Statt mit Arsen kann sie jedoch auch mit Phosphor oder Bor dotiert sein, wobei ein pnp-Transisto r erhalten wird. Ferner kann die Metallschicht aus Aluminium, Titanium, Wolfram, Molybden und dgl. bestehen.
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L e e r s e 11 e

Claims (8)

  1. Patentansprüche
    1J Halbleitervorrichtung, dadurch gekennzeichnet, daß sie aus einem Halbleitersubstrat
    nu mindestens einem darin gebildeten Halbleiterbezirk, einer auf dem Halbleitersubstrat gebildeten ersten Isolierschicht mit einer öffnung, an der mindestens ein Teil des Halbleiterbezirks freiliegt, einer auf der ersten Isolierschicht gebildeten polykristallinen Siliziumschicht, die die öffnung der ersten Isolierschicht füllt und die erste Isolierschicht rund um die öffnung bedeckt, einer auf der polykristallinen Siliziumschicht ausgebildeten zweiten Isolierschicht, die mindestens die polykristalline Siliziumschicht bedeckt und eine öffnung an einer Stelle entsprechend der öffnung der ersten Isolierschicht aufweist und einer über die öffnung der zweiten Isolierschicht mit der polykristallinen Siliziumschicht verbundenen Metallschicht besteht.
  2. 2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Isolierschicht aus einem Material besteht, das im Hinblick auf das polykristalline Silizium selektiv ätzbar ist und auch die erste Isolierschicht bedeckt.
  3. 3. Halbleitervorrichtung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß die zweite Isolierschicht aus Siliziumoxid besteht.
  4. 4. Halbleitervorrichtung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß die polykristalline Siliziumschicht einen Widerstand bildet.
    03ÖÖ16/0766
    ORIGINAL INSPECTlD
  5. 5. Halbleitervorrichtung nach einem der Ansprüche
    1 oder 2, dadurch gekennzeichnet, daß die polykristalline Siliziumschicht ein Verdrahtungselement bildet.
  6. 6. Halbleitervorrichtung nach einem der Ansprüche
    1 oder 2, dadurch gekennzeichnet, daß die polykristalline Siliziumschicht Verunreinigungen vom n- oder p-Typ enthält.
  7. 7. Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die polykristalline Siliziumschicht Verunreinigungen vom n- oder p-Typ enthält.
  8. 8. Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die polykristalline Siliziumschicht eine Substanz mit Passivierungswirkung enthält.
    03001 B/0766
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3133548A1 (de) * 1980-08-25 1982-04-15 Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa Verfahren zur herstellung von halbleitervorrichtungen
EP0150088A2 (de) * 1984-01-18 1985-07-31 BRITISH TELECOMMUNICATIONS public limited company Halbleiteranordnung mit einer dielektrischen Schicht
DE4038177A1 (de) * 1989-12-18 1991-06-20 Telefunken Electronic Gmbh Halbleiteranordnung und verfahren zu ihrer herstellung

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4412242A (en) * 1980-11-17 1983-10-25 International Rectifier Corporation Planar structure for high voltage semiconductor devices with gaps in glassy layer over high field regions

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2346565A1 (de) * 1972-10-27 1974-05-02 Ibm Verfahren zur herstellung von mehrlagen-metallisierungen bei integrierten halbleiteranordnungen
DE2554612A1 (de) * 1974-12-04 1976-06-10 Hitachi Ltd Integrierte halbleiterschaltung
DE2225374B2 (de) * 1971-05-28 1977-06-02 Fujitsu Ltd., Kawasaki, Kanagawa (Japan) Verfahren zum herstellen eines mos-feldeffekttransistors
DE2718894A1 (de) * 1976-05-11 1977-11-24 Philips Nv Verfahren zur herstellung einer halbleiteranordnung
DE2809233A1 (de) * 1977-03-04 1978-09-07 Hitachi Ltd Halbleitervorrichtung und verfahren zu ihrer herstellung

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1348697A (en) * 1970-07-31 1974-03-20 Fairchild Camera Instr Co Semiconductors
DE7137775U (de) * 1970-10-06 1972-01-05 Motorola Halbleiteranordnung

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2225374B2 (de) * 1971-05-28 1977-06-02 Fujitsu Ltd., Kawasaki, Kanagawa (Japan) Verfahren zum herstellen eines mos-feldeffekttransistors
DE2346565A1 (de) * 1972-10-27 1974-05-02 Ibm Verfahren zur herstellung von mehrlagen-metallisierungen bei integrierten halbleiteranordnungen
DE2554612A1 (de) * 1974-12-04 1976-06-10 Hitachi Ltd Integrierte halbleiterschaltung
DE2718894A1 (de) * 1976-05-11 1977-11-24 Philips Nv Verfahren zur herstellung einer halbleiteranordnung
DE2809233A1 (de) * 1977-03-04 1978-09-07 Hitachi Ltd Halbleitervorrichtung und verfahren zu ihrer herstellung

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
MIDDELHOEK, J. and KOOY, A.: Polycristalline Silicon as a Diffusion Source and Interconnect Layer in I·2·L Realizations. In: IEEE Journal of Solid-State Circuits, Vol. SC-12, No. 2, April 1977, pp. 135-138 *
SODERMAN, D.A.: Polysilicon Gate FET Process with substrate contacts. In: IBM TDB, Vol. 21, No. 3, Aug. 1978, pp. 126-127 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3133548A1 (de) * 1980-08-25 1982-04-15 Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa Verfahren zur herstellung von halbleitervorrichtungen
EP0150088A2 (de) * 1984-01-18 1985-07-31 BRITISH TELECOMMUNICATIONS public limited company Halbleiteranordnung mit einer dielektrischen Schicht
EP0150088A3 (de) * 1984-01-18 1985-08-28 BRITISH TELECOMMUNICATIONS public limited company Halbleiteranordnung mit einer dielektrischen Schicht
DE4038177A1 (de) * 1989-12-18 1991-06-20 Telefunken Electronic Gmbh Halbleiteranordnung und verfahren zu ihrer herstellung

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