KR100499625B1 - 반도체소자의 소자분리막 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 실리콘기판에 트렌치를 형성하는 공정과, 상기 트렌치상에 실리콘 에피택셜층을 형성하는 공정과, 상기 실리콘 에피택셜층상에 실리콘산화막을 형성하는 공정과, 상기 실리콘산화막을 에치백하여 상기 실리콘 에피택셜층을 외부에 노출되도록 하는 공정과, 상기 노출된 실리콘 에피택셜층을 산화시켜 상기 트렌치의 가장자리부분을 라운딩하는 공정을 포함하여 구성되고, 얕은 트렌치 소자분리공정시에 발생하는 활성영역의 손실로 인해 셀전류가 감소하는 것을 억제시킬수 있으며, 자기정렬콘택(SAC)을 위한 활성영역의 증가로인해 자기정렬콘택저항을 감소시키고, 궁극적으로 회로동작속도를 개선시킬 수 있다.

Description

반도체소자의 소자분리막 형성방법{A method for forming a field oxide of a semiconductor device}

본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로서, 보다 상세하게는 실리콘 에피택셜층을 이용하여 얕은 트렌치소자 분리(STI)공정을 개선시킬수 있는 반도체소자의 소자분리막 형성방법에 관한 것이다.

종래기술에 따른 반도체소자의 소자분리막 형성방법을 도 1 내지 도 5을 참조하여 설명하면 다음과 같다.

도 1 내지 도 5는 종래 기술에 따른 반도체소자의 소자분리막 형성방법을 설명하기 위한 제조공정도이다.

종래 기술에 따른 반도체소자의 소자분리막 형성방법은, 도 1에 도시된 바와같이, 실리콘기판(1)상에 실리콘산화막(2)을 약 100 Å 두께로 형성하고, 상기 제1실리콘산화막(2)상에 실리콘질화막(3)을 약 1000 Å 두께로 형성한다.

그다음, 상기 실리콘질화막(3)상에 감광막(4)을 도포하고, 이를 노광 및 현상공정을 통해 선택적으로 제거하여 감광막패턴(4a)을 형성한다.

이어서, 도 2에 도시된 바와같이, 상기 감광막패턴(4a)을 마스크로 상기 실리콘질화막(3)과 제1실리콘산화막(2)을 순차적으로 제거하여 실리콘질화막패턴(3a)과 제1실리콘산화막패턴(2a)을 형성한다.

그다음, 도 3에 도시된 바와같이, 상기 감광막패턴(4a)을 마스크로 상기 실리콘기판(1)을 선택적으로 제거하여 상기 실리콘기판(1)에 트렌치(5)를 형성하고, 상기 감광막패턴(4a)을 제거한다.

이어서, 도 4에 도시된 바와같이, 상기 트렌치(5)의 코너부분을 라운딩하기 위해 산화공정을 실시하여 트렌치(5)의 노출된 표면상에 제2실리콘산화막(6)을 형성한다.

그다음, 도 4 에 도시된 바와같이, 상기 제2 실리콘산화막(6)을 포함한 전체 구조의 노출된 표면상에 CVD 방법으로 제3실리콘산화막(7)형성하여 트렌치(5)를 매립한다.

이어서, 도 5에 도시된 바와같이, 실리콘질화막(3a)을 식각정지막으로 CMP (Chemical Mechanical Polishing)공정을 실시하여 상기 제3실리콘산화막(7)을 선택적으로 제거하여 평탄화시킨다.

그다음, 상기 실리콘질화막(3a)을 습식식각공정을 통해 제거한다.

이상에서와 같이, 종래기술에 따른 반도체소자의 소자분리막 형성방법에 있어서는 다음과 같은 문제점이 있다.

종래기술에 따른 반도체소자의 소자분리막 형성방법에 있어서는, 트렌치 가장자리부의 라운딩을 하기 위한 산화공정처리로 인해 실리콘활성영역의 손실이 발생할 수가 있다.

또한, 상기 활성영역의 손실량은 한쪽방향으로 약 10 nm 이상이기 때문에 0.1μm (100nm)의 셀공정이하에서는 이러한 활성영역의 손실량이 셀동작특성에 직접적인 영향을 주게 된다.

예를들면, 100 nm 셀에 대하여 종래의 얕은 트렌치 소자분리 (STI) 방법으로는 활성영역의 폭이 약 80 nm 이하로 줄어 들어서 셀 전류가 약 20 ％ 정도로 감소하는 현상이 발생한다.

이에 본 발명은 상기 종래의 문제점을 해소하기 위하여 안출한 것으로서, 얕은 트렌치 소자분리공정시에 발생하는 활성영역의 손실문제를 해결할 수 있는 반도체소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.

또한, 본 발명의 다른 목적은 활성영역의 손실로 인해 셀전류가 감소하는 것을 억제시킬수 있는 반도체소자의 소자분리막 형성방법을 제공함에 있다.

그리고, 본 발명의 또다른 목적은 자기정렬콘택(SAC)을 위한 활성영역의 증가로인해 자기정렬콘택저항을 감소시키고, 궁극적으로 회로동작속도를 개선시키고자한 반도체소자의 소자분리막 형성방법을 제공함에 있다.

상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 소자분리막 형성방법은, 실리콘기판상에 제1실리콘산화막과 실리콘질화막 및 감광막패턴을 순차적으로 형성하는 공정과,상기 감광막패턴을 마스크로 상기 실리콘기판을 선택적으로 제거하여 트렌치를 형성하는 공정과,상기 감광막패턴을 제거하고 상기 트렌치의 노출된 표면상에 실리콘 에피택셜층을 형성하는 공정과,상기 실리콘 에피택셜층을 포함한 전체 구조의 표면상에 제2 실리콘산화막을 형성하는 공정과,상기 제2 실리콘산화막을 에치백하여 상기 질화막패턴과 제1 실리콘산화막측면에 측벽 스페이서를 형성하고 상기 실리콘 에피택셜층의 표면을 노출시키는 공정과,상기 산화공정을 실시하여 상기 실리콘에피택셜층의 가장자리부분을 라운딩시키는 공정과,상기 트렌치를 포함한 전체구조의 표면상에 제3 실리콘산화막을 형성하여 트렌치를 매립하는 공정을 포함하여 구성되는 것을 특징으로 한다.

삭제

삭제

삭제

삭제

삭제

삭제

삭제

삭제

삭제

삭제

삭제

이하, 본 발명에 따른 반도체소자의 소자분리막 형성방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.

도 6 내지 도 12 는 본 발명에 따른 반도체소자의 소자분리막 형성방법을 설명하기 위한 제조공정도이다.

본 발명에 따른 반도체소자의 소자분리막 형성방법은, 도 6에 도시된 바와같이, 실리콘기판(11)상에 실리콘산화막(22)을 약 100 Å 두께로 형성하고, 상기 제1실리콘산화막(12)상에 실리콘질화막(13)을 약 1000 Å 두께로 형성한다.

그다음, 상기 실리콘질화막(13)상에 감광막(14)을 도포하고, 이를 노광 및 현상공정을 통해 선택적으로 제거하여 감광막패턴(14a)을 형성한다.

이어서, 도 7에 도시된 바와같이, 상기 감광막패턴(14a)을 마스크로 상기 실리콘질화막(13)과 제1실리콘산화막(12)을 순차적으로 제거하여 실리콘질화막패턴(13a)과 제1실리콘산화막패턴(12a)을 형성한다.

그다음, 상기 감광막패턴(14a)을 마스크로 상기 실리콘기판(11)을 선택적으로 제거하여 상기 실리콘기판(11)에 트렌치(15)를 형성하고, 상기 감광막패턴(14a)을 제거한다.

이어서, 도 8에 도시된 바와같이, 상기 트렌치(15)의 노출된 표면상에 실리콘 에피택셜층(16)을 약 50 ∼ 100 Å 두께로 형성한다.

그다음, 도 9에 도시된 바와같이, 전체 구조의 노출된 표면상에 제2 실리콘산화막(17)을 CVD 방법을 이용하여 약 50 ∼ 100 Å 두께로 증착한다.

이어서, 도 10에 도시된 바와같이, 상기 제2 실리콘산화막(17)을 에치백하여 상기 실리콘질화막패턴(13a)과 제1 실리콘산화막패턴(12a)의 측면에 측벽 스페이서(17a)을 형성한다.

이때, 상기 에치백 공정시에, 상기 트렌치(15)에 형성된 에피택셜층(16)의 표면이 노출된다.

그다음, 도 11에 도시된 바와같이, 상기 트렌치(15)의 가장자리부분을 라운딩하기 위해 산화공정을 실시하여 상기 트렌치(15)상에 형성된 에피택셜층(16)의 노출된 표면상에 제3 실리콘산화막(18)을 형성한다.

이때, 상기 에치백공정시에 노출되는 상기 실리콘에피택셜층의 가장자리부에서만 라운딩된다.

그다음, 도 11 에 도시된 바와같이, 상기 제3 실리콘산화막(18)을 포함한 전체 구조의 노출된 표면상에 CVD 방법으로 제4 실리콘산화막(19)형성하여 상기 트렌치(15)를 매립한다.

이어서, 도 12에 도시된 바와같이, 실리콘질화막(13a)을 식각정지막으로 CMP (Chemical Mechanical Polishing)공정을 통해 상기 제4실리콘산화막(19)을 선택적으로 제거하여 평탄화시킨다.

그다음, 상기 실리콘질화막(13a)을 습식식각공정을 통해 제거한다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 소자분리막 형성방법에 있어서는 다음과 같은 효과가 있다.

본 발명에 따른 반도체소자의 소자분리막 형성방법에 있어서는, 종래의 얕은 트렌치소자분리(STI)공정에서 트렌치 가장자리부 라운딩으로 인해 발생하는 활성영역의 손실을 최소한으로 억제하므로써 이로 인해 나타날 수 있는 셀전류의 감소를 억제할 수 있다.

또한, 실리콘 에피택셜층으로 보론도핑층으로 형성시켜 활성영역의 가장자리의 도핑농도를 증가시키므로써 역협폭효과(INWE; Inverse Narrow Effect)로 인한 문턱전압 강하를 줄일 수 있다.

그리고, 실리콘 에피택셜층 및 측벽 스페이서 형성용 CVD 실리콘산화막의 두께를 조절하여 가장자리부의 라운딩을 위한 산화공정만으로 갭(트렌치)의 매립이 가능해진다. 더욱이, 갭 매립용 산화막 형성 공정을 생략할 수 있어 제조공정을 단순화시킬 수 있다.

도 1 내지 도 5 는 종래 기술에 따른 반도체소자의 소자분리막 형성방법을 설명하기 위한 제조공정도.

도 6 내지 도 12 는 본 발명에 따른 반도체소자의 소자분리막 형성방법을 설명하기 위한 제조공정도.

< 도면의 주요 부분에 대한 부호의 설명 >

11 : 실리콘기판 12a : 제1 실리콘산화막패턴

13a : 실리콘질화막패턴 14a : 감광막패턴

15 : 트렌치 16 : 실리콘 에피택셜층

17 : 제2 실리콘 산화막 17a : 측벽 스페이서

18 : 제3 실리콘 산화막 19 : 제4 실리콘 산화막

Claims (9)

1. 삭제
2. 삭제
3. 실리콘기판상에 제1실리콘산화막과 실리콘질화막 및 감광막패턴을 순차적으로 형성하는 공정과;

   상기 감광막패턴을 마스크로 상기 실리콘기판을 선택적으로 제거하여 트렌치를 형성하는 공정과;

   상기 감광막패턴을 제거하고 상기 트렌치의 노출된 표면상에 실리콘 에피택셜층을 형성하는 공정과;

   상기 실리콘 에피택셜층을 포함한 전체 구조의 표면상에 제2 실리콘산화막을 형성하는 공정과;

   상기 제2 실리콘산화막을 에치백하여 상기 질화막패턴과 제1 실리콘산화막측면에 측벽 스페이서를 형성하고 상기 실리콘 에피택셜층의 표면을 노출시키는 공정과;

   상기 산화공정을 실시하여 상기 실리콘에피택셜층의 가장자리부분을 라운딩시키는 공정과;

   상기 트렌치를 포함한 전체구조의 표면상에 제3 실리콘산화막을 형성하여 트렌치를 매립하는 공정을 포함하여 구성되는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
4. 제 3 항에 있어서,

   상기 제1 실리콘산화막은 100 Å 이하 두께로 형성하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
5. 제 3 항에 있어서,

   상기 실리콘 질화막은 1000 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
6. 제 3 항에 있어서,

   상기 실리콘 에피택셜층은 50 ∼ 100 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
7. 제 3 항에 있어서,

   상기 제2 실리콘산화막은 50 ∼ 100 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
8. 제 3 항에 있어서,

   상기 실리콘질화막을 식각정지막으로하여 상기 제3 실리콘산화막을 CMP 공정에 의해 선택적으로 제거하는 공정과, 상기 실리콘질화막을 제거하는 공정을 더 포함하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
9. 제 8 항에 있어서,

   상기 실리콘질화막은 습식식각공정을 통해 제거하는 것을 형성하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.