JPH1197523A - デバイス作製プロセス - Google Patents
デバイス作製プロセスInfo
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- JPH1197523A JPH1197523A JP10216354A JP21635498A JPH1197523A JP H1197523 A JPH1197523 A JP H1197523A JP 10216354 A JP10216354 A JP 10216354A JP 21635498 A JP21635498 A JP 21635498A JP H1197523 A JPH1197523 A JP H1197523A
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- Japan
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- oxidation
- trench
- region
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
- H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
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Abstract
(57)【要約】
【課題】 本発明は浅い溝分離を用いるデバイス作製プ
ロセスである。 【解決手段】 本発明のプロセスは、シリコン基板上
に、たとえばシリコン窒化物の酸化障壁領域を形成する
工程、酸化障壁領域及びシリコン上に堆積させた任意の
下の領域中に、開孔を形成する工程、開孔においてシリ
コン基板中に溝を形成する工程、溝中に二酸化シリコン
のような誘電体材料を堆積させる工程、典型的な場合、
溝二酸化シリコンを平坦化する工程及びその後酸化工程
を行う工程を含む。酸化工程により、層でなければ溝二
酸化シリコンがパッド酸化物に会う領域におけるシリコ
ンの鋭い角が、丸くなる。本発明により、漏れ電流の原
因となる鋭い角が減少するか除かれる。
ロセスである。 【解決手段】 本発明のプロセスは、シリコン基板上
に、たとえばシリコン窒化物の酸化障壁領域を形成する
工程、酸化障壁領域及びシリコン上に堆積させた任意の
下の領域中に、開孔を形成する工程、開孔においてシリ
コン基板中に溝を形成する工程、溝中に二酸化シリコン
のような誘電体材料を堆積させる工程、典型的な場合、
溝二酸化シリコンを平坦化する工程及びその後酸化工程
を行う工程を含む。酸化工程により、層でなければ溝二
酸化シリコンがパッド酸化物に会う領域におけるシリコ
ンの鋭い角が、丸くなる。本発明により、漏れ電流の原
因となる鋭い角が減少するか除かれる。
Description
【０００１】
【本発明の分野】本発明は集積回路デバイスの作製に係
る。
る。
【０００２】
【関連技術の記述】回路をより集積化しようとする絶え
ない要望により、寸法は永遠に縮小し、回路上のデバイ
スの間隔が縮小していくことが要求されている。フィー
ルド酸化物やトレンチ酸化物を用いるといった多くのデ
バイスを電気的に分離する現在の方法は、常に十分では
ない。１つの広く用いられているフィールド酸化物分離
技術は、シリコンの局所酸化（ＬＯＣＯＳ）である。Ｌ
ＯＣＯＳにおいて、酸化障壁（典型的な場合、シリコン
窒化物）が、能動デバイスを形成すべき基板上の位置の
上に、形成される。次に、マスクされない領域に二酸化
シリコンを形成するために、基板は酸化され、シリコン
酸化物は能動シリコン領域を、分離する。
ない要望により、寸法は永遠に縮小し、回路上のデバイ
スの間隔が縮小していくことが要求されている。フィー
ルド酸化物やトレンチ酸化物を用いるといった多くのデ
バイスを電気的に分離する現在の方法は、常に十分では
ない。１つの広く用いられているフィールド酸化物分離
技術は、シリコンの局所酸化（ＬＯＣＯＳ）である。Ｌ
ＯＣＯＳにおいて、酸化障壁（典型的な場合、シリコン
窒化物）が、能動デバイスを形成すべき基板上の位置の
上に、形成される。次に、マスクされない領域に二酸化
シリコンを形成するために、基板は酸化され、シリコン
酸化物は能動シリコン領域を、分離する。
【０００３】しかし、ＬＯＣＯＳはいくつかの限界をも
つ。二酸化シリコンは一般に、障壁層の下に成長し（バ
ーズビークとして知られるものを形成する）、それによ
り能動領域中に侵入する。典型的な場合、侵入により、
デバイス間に必要な間隔が増し、従ってより高いデバイ
ス密度を得るためには、有害である。より薄い酸化物層
を形成することにより、バーズビークを制限しようとす
る試みにより、一般的に分離閾値電圧は所望の値より下
る。加えて、ＬＯＣＯＳはＩＣ表面に望ましくない凹凸
を生じる可能性がある。二酸化シリコン分子はシリコン
原子より大きいため、二酸化シリコンは酸化物が形成さ
れるシリコンより、必然的により大きな体積を占める。
従って、二酸化シリコンは隣接したシリコン能動領域の
表面上に上昇し、段差を形成する。これらの段差によ
り、リソグラフィ及びエッチング工程の両方が複雑にな
ることにより、ゲート構造を形成するプロセスに、問題
が生じる。段差はまた、導電層の信頼性に影響を与え
る。更に、段差の高さがサブミクロン・リソグラフィプ
ロセスに許容できる高さを越える可能性があり、段差が
その後のプロセス工程の妨げになることがある。
つ。二酸化シリコンは一般に、障壁層の下に成長し（バ
ーズビークとして知られるものを形成する）、それによ
り能動領域中に侵入する。典型的な場合、侵入により、
デバイス間に必要な間隔が増し、従ってより高いデバイ
ス密度を得るためには、有害である。より薄い酸化物層
を形成することにより、バーズビークを制限しようとす
る試みにより、一般的に分離閾値電圧は所望の値より下
る。加えて、ＬＯＣＯＳはＩＣ表面に望ましくない凹凸
を生じる可能性がある。二酸化シリコン分子はシリコン
原子より大きいため、二酸化シリコンは酸化物が形成さ
れるシリコンより、必然的により大きな体積を占める。
従って、二酸化シリコンは隣接したシリコン能動領域の
表面上に上昇し、段差を形成する。これらの段差によ
り、リソグラフィ及びエッチング工程の両方が複雑にな
ることにより、ゲート構造を形成するプロセスに、問題
が生じる。段差はまた、導電層の信頼性に影響を与え
る。更に、段差の高さがサブミクロン・リソグラフィプ
ロセスに許容できる高さを越える可能性があり、段差が
その後のプロセス工程の妨げになることがある。
【０００４】ＬＯＣＯＳの問題のいくつかを避けるより
最近の分離技術は、浅いトレンチ分離（ＳＴＩ）であ
る。ＳＴＩはシリコン基板の表面中に溝を形成し、熱形
成又は体積二酸化シリコンのようなシリコン酸化物で溝
を満たすことを含む。ＳＴＩは比較的厚い分離酸化物を
形成することができ、それは基板中に延び、能動領域中
にほとんど又は全く侵入せず、それは隣接した領域と比
較的同一面の上部表面を有する。従って、ＳＴＩにより
分離は改善され、充填密度は増し、ＬＯＣＯＳより平坦
性は良くなる。それらの全てが、デバイス密度を上げる
のに寄与する。
最近の分離技術は、浅いトレンチ分離（ＳＴＩ）であ
る。ＳＴＩはシリコン基板の表面中に溝を形成し、熱形
成又は体積二酸化シリコンのようなシリコン酸化物で溝
を満たすことを含む。ＳＴＩは比較的厚い分離酸化物を
形成することができ、それは基板中に延び、能動領域中
にほとんど又は全く侵入せず、それは隣接した領域と比
較的同一面の上部表面を有する。従って、ＳＴＩにより
分離は改善され、充填密度は増し、ＬＯＣＯＳより平坦
性は良くなる。それらの全てが、デバイス密度を上げる
のに寄与する。
【０００５】しかし、ＳＴＩにもいくつかの問題があ
る。半導体デバイスが溝の鋭い角に隣接するため、一般
に寄生漏れ電流路が生じる。その効果は図１に示されて
おり、この図はシリコン基板（１０）、トレンチ分離
（１２）、ゲート酸化物層（１４）及びゲート層（１
６）を示す。角（２０）付近でゲート電界が増すため、
たとえば角（２０）のような鋭い溝の角に沿って、トラ
ンジスタの長さを横切って、寄生漏れ電流路が生じる。
プロセスにより、溝の角が鋭くなり、あるいは角付近の
ゲート誘電体が薄くなって、しばしばこの問題が助長さ
れる。漏れはゲート層（１６）が溝（１２）の中に延び
る所で増し、ゲートラップアラウンド（１８）として知
られるものが形成され、そのようなラップアラウンド
（１８）は典型的な場合、デバイス作製に用いられる湿
式エッチ工程により、形成される。これらの問題のいく
つかの解が、提案されている。米国特許第５，５２１，
４２２号及び第５，４３３，７９４号は、溝材料周囲の
空間の使用を、明らかにしている。間隔により、ゲート
ラップアラウンド（１８）と溝材料の最上部表面に沿っ
た鋭い角（２０）の効果の両方が減少する。米国特許第
５，３８７，５４０号は溝材料の最上部表面角付近のゲ
ート誘電体の厚さを増すため、溝材料上に二酸化シリコ
ン層を形成することを、明らかにしている。このよう
に、これらの特許の発明者は、鋭い角（２０）を補償す
る方法を探し、それらを除く方法を探したのではない。
る。半導体デバイスが溝の鋭い角に隣接するため、一般
に寄生漏れ電流路が生じる。その効果は図１に示されて
おり、この図はシリコン基板（１０）、トレンチ分離
（１２）、ゲート酸化物層（１４）及びゲート層（１
６）を示す。角（２０）付近でゲート電界が増すため、
たとえば角（２０）のような鋭い溝の角に沿って、トラ
ンジスタの長さを横切って、寄生漏れ電流路が生じる。
プロセスにより、溝の角が鋭くなり、あるいは角付近の
ゲート誘電体が薄くなって、しばしばこの問題が助長さ
れる。漏れはゲート層（１６）が溝（１２）の中に延び
る所で増し、ゲートラップアラウンド（１８）として知
られるものが形成され、そのようなラップアラウンド
（１８）は典型的な場合、デバイス作製に用いられる湿
式エッチ工程により、形成される。これらの問題のいく
つかの解が、提案されている。米国特許第５，５２１，
４２２号及び第５，４３３，７９４号は、溝材料周囲の
空間の使用を、明らかにしている。間隔により、ゲート
ラップアラウンド（１８）と溝材料の最上部表面に沿っ
た鋭い角（２０）の効果の両方が減少する。米国特許第
５，３８７，５４０号は溝材料の最上部表面角付近のゲ
ート誘電体の厚さを増すため、溝材料上に二酸化シリコ
ン層を形成することを、明らかにしている。このよう
に、これらの特許の発明者は、鋭い角（２０）を補償す
る方法を探し、それらを除く方法を探したのではない。
【０００６】漏れ電流に対する溝材料がゲート酸化物の
下面に会う領域における鋭い角、すなわち角（２０）の
影響について、研究されている。たとえば、ガイスラ
（Ｇｅｉｓｓｌｅｒ）ら、“狭く深いサブミクロンデバ
イスにおける新しい三次元ＭＯＳＦＥＴゲート誘導ドレ
イン漏れ効果”，アイ・イー・ディー・エム・テクニカ
ル・ダイジェスト（ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．）１
９９１，８３９頁；ワタナベ（Ｗａｔａｎａｂｅ）ら、
“高信頼性フラッシュメモリのための応力誘導トンネル
酸化物漏れ電流減少用に、角を丸くした浅い溝分離技
術”，アイ・イー・ディー・エム・テクニカル・ダイジ
ェスト（ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．）１９９６，８
３３頁；及びチャタリー（Ｃｈａｔｔｅｒｊｅｅ）ら、
“０．２５／０．１８μｍ ＣＭＯＳ技術及びそれを越
える技術のための角効果を防止するＬＯＣＯＳ端を用い
た浅い溝分離”，アイ・イー・ディー・エム・テクニカ
ル・ダイジェスト（ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．）１
９９６，８２９頁を参照のこと。しかし、丸くした角の
有効な効果についての計算は、これらの文献で行われて
いるが、チャタリー（Ｃｈａｔｔｅｒｊｅｅ）の試みの
ような、実際に角に丸める試みは、不十分である。
下面に会う領域における鋭い角、すなわち角（２０）の
影響について、研究されている。たとえば、ガイスラ
（Ｇｅｉｓｓｌｅｒ）ら、“狭く深いサブミクロンデバ
イスにおける新しい三次元ＭＯＳＦＥＴゲート誘導ドレ
イン漏れ効果”，アイ・イー・ディー・エム・テクニカ
ル・ダイジェスト（ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．）１
９９１，８３９頁；ワタナベ（Ｗａｔａｎａｂｅ）ら、
“高信頼性フラッシュメモリのための応力誘導トンネル
酸化物漏れ電流減少用に、角を丸くした浅い溝分離技
術”，アイ・イー・ディー・エム・テクニカル・ダイジ
ェスト（ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．）１９９６，８
３３頁；及びチャタリー（Ｃｈａｔｔｅｒｊｅｅ）ら、
“０．２５／０．１８μｍ ＣＭＯＳ技術及びそれを越
える技術のための角効果を防止するＬＯＣＯＳ端を用い
た浅い溝分離”，アイ・イー・ディー・エム・テクニカ
ル・ダイジェスト（ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．）１
９９６，８２９頁を参照のこと。しかし、丸くした角の
有効な効果についての計算は、これらの文献で行われて
いるが、チャタリー（Ｃｈａｔｔｅｒｊｅｅ）の試みの
ような、実際に角に丸める試みは、不十分である。
【０００７】具体的には、図１に示されるように、チャ
タリー（Ｃｈａｔｔｅｒｊｅｅ）らの方法は、シリコン
基板（２１）上への窒化物障壁領域（２２）の形成；Ｌ
ＯＣＯＳによる酸化物領域（２３）の形成；酸化物領域
（２３）の除去；窒化物領域（２２）周囲にスペーサ
（２４）を形成するための二酸化シリコンの形成；スペ
ーサ（２４）のエッチング及びＳＴＩのための溝（２
４）のエッチング（図１）を含む。この複雑な方法は、
単純で、価格的に効率のよいプロセスが望ましいほとん
どの商業用途には、適さない。複雑なＬＯＣＯＳ／ＳＴ
Ｉ組合せを含む同様の方法が、米国特許第５，４６８，
６７６号に明らかにされているが、この特許は鋭い角
（２０）の効果に関連する溝側壁漏れの問題について述
べている。チャタリー（Ｃｈａｔｔｅｒｊｅｅ）らの先
の文献、“０．２５／０．１８μｍ ＣＭＯＳ技術及び
それを越える技術のための浅い溝分離”，１９９６ ア
イ・イー・イー・イー・シンポジウム・オン・ブイエル
エスアイ・テクノロジーズ（ＩＥＥＥ Ｓｙｍｐｏｓｉ
ｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｉｅｓ），
ダイジェスト・オブ・テクニカル・ペーパーズ（Ｄｉｇ
ｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）
も、ＳＴＩプロセスについて、述べている。この先のチ
ャタリー（Ｃｈａｔｔｅｒｊｅｅ）らの文献は、エッチ
ングされた溝を、二酸化シリコンで満たす前に、９００
℃で熱酸化する工程を、述べている。しかし、この先の
文献は、鋭い角（２０）の問題を解決する方法を認識し
てはおらず、少量の丸みを生じる方法が明らかになって
おり、それは角の問題を減すか除くには、不十分であ
る。チャタリー（Ｃｈａｔｔｅｒｊｅｅ）の後の文献
は、角（２０）の有害な鋭い角の効果を避ける方法につ
いて、具体的に述べており、複雑なＬＯＣＯＳ／ＳＴＩ
の組合せと９００℃における熱酸化の両方を行わなけれ
ば成らない。（後の文献の節ＩＩを参照のこと）
タリー（Ｃｈａｔｔｅｒｊｅｅ）らの方法は、シリコン
基板（２１）上への窒化物障壁領域（２２）の形成；Ｌ
ＯＣＯＳによる酸化物領域（２３）の形成；酸化物領域
（２３）の除去；窒化物領域（２２）周囲にスペーサ
（２４）を形成するための二酸化シリコンの形成；スペ
ーサ（２４）のエッチング及びＳＴＩのための溝（２
４）のエッチング（図１）を含む。この複雑な方法は、
単純で、価格的に効率のよいプロセスが望ましいほとん
どの商業用途には、適さない。複雑なＬＯＣＯＳ／ＳＴ
Ｉ組合せを含む同様の方法が、米国特許第５，４６８，
６７６号に明らかにされているが、この特許は鋭い角
（２０）の効果に関連する溝側壁漏れの問題について述
べている。チャタリー（Ｃｈａｔｔｅｒｊｅｅ）らの先
の文献、“０．２５／０．１８μｍ ＣＭＯＳ技術及び
それを越える技術のための浅い溝分離”，１９９６ ア
イ・イー・イー・イー・シンポジウム・オン・ブイエル
エスアイ・テクノロジーズ（ＩＥＥＥ Ｓｙｍｐｏｓｉ
ｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｉｅｓ），
ダイジェスト・オブ・テクニカル・ペーパーズ（Ｄｉｇ
ｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）
も、ＳＴＩプロセスについて、述べている。この先のチ
ャタリー（Ｃｈａｔｔｅｒｊｅｅ）らの文献は、エッチ
ングされた溝を、二酸化シリコンで満たす前に、９００
℃で熱酸化する工程を、述べている。しかし、この先の
文献は、鋭い角（２０）の問題を解決する方法を認識し
てはおらず、少量の丸みを生じる方法が明らかになって
おり、それは角の問題を減すか除くには、不十分であ
る。チャタリー（Ｃｈａｔｔｅｒｊｅｅ）の後の文献
は、角（２０）の有害な鋭い角の効果を避ける方法につ
いて、具体的に述べており、複雑なＬＯＣＯＳ／ＳＴＩ
の組合せと９００℃における熱酸化の両方を行わなけれ
ば成らない。（後の文献の節ＩＩを参照のこと）
【０００８】このように、鋭いシリコン角（２０）に付
随した問題は認識されているが、その解決は鋭い角（２
０）を補償することに、焦点を絞っている。鋭いシリコ
ン角（２０）の問題の単純な解決法が、望まれている。
随した問題は認識されているが、その解決は鋭い角（２
０）を補償することに、焦点を絞っている。鋭いシリコ
ン角（２０）の問題の単純な解決法が、望まれている。
【０００９】
【本発明の要約】比較的簡単な方式で、ＳＴＩ構造中の
問題の多い鋭い角を丸めることが可能であることがわか
った。具体的には、能動領域のシリコンの角は、溝酸化
物がシリコン基板上に直接配置された歪解放又は他の領
域の下面に会う点で、単一の酸化工程で所望のように、
丸められる。鋭い角により生じる問題を本質的に減す丸
みの大きさは、基本的にゲートラップアラウンドの量に
依存して、変化する。本発明の酸化工程により、約３０
ないし約８０ｎｍの曲率半径が得られ、有利である。酸
化工程は何もないシリコンウエハ上に約５０ｎｍないし
約１５０ｎｍ厚の二酸化シリコン層が形成されるような
雰囲気、時間及び温度で行うと有利である。（これ以
後、等価酸化物層とよぶ。）酸化温度の範囲は、約９５
０℃ないし約１１００℃で、この範囲の下端は湿式酸化
（すなわち水蒸気が存在）でより有用で、上端は乾式酸
化に有用である。酸化温度は選択された等価酸化物層を
得るのに必要な時間に影響を及ぼし、丸みの程度は等価
酸化物の厚さ及び酸化物障壁領域の厚さとともに、温度
に大きく依存する。
問題の多い鋭い角を丸めることが可能であることがわか
った。具体的には、能動領域のシリコンの角は、溝酸化
物がシリコン基板上に直接配置された歪解放又は他の領
域の下面に会う点で、単一の酸化工程で所望のように、
丸められる。鋭い角により生じる問題を本質的に減す丸
みの大きさは、基本的にゲートラップアラウンドの量に
依存して、変化する。本発明の酸化工程により、約３０
ないし約８０ｎｍの曲率半径が得られ、有利である。酸
化工程は何もないシリコンウエハ上に約５０ｎｍないし
約１５０ｎｍ厚の二酸化シリコン層が形成されるような
雰囲気、時間及び温度で行うと有利である。（これ以
後、等価酸化物層とよぶ。）酸化温度の範囲は、約９５
０℃ないし約１１００℃で、この範囲の下端は湿式酸化
（すなわち水蒸気が存在）でより有用で、上端は乾式酸
化に有用である。酸化温度は選択された等価酸化物層を
得るのに必要な時間に影響を及ぼし、丸みの程度は等価
酸化物の厚さ及び酸化物障壁領域の厚さとともに、温度
に大きく依存する。
【００１０】図２Ａ−２Ｅに示されるように、本発明の
プロセスの一実施例は、シリコン基板（３０）上への応
力解放領域（３２）、たとえばパッド酸化物の形成工
程、応力解放領域（３２）上への酸化障壁領域（３
４）、たとえばシリコン窒化物の形成工程、応力解放領
域（３２）及び酸化障壁領域（３４）中の開孔形成工
程、開孔におけるシリコン基板（３０）中の溝（３６）
の形成工程、溝（３６）中への誘電体材料（３８）、典
型的な場合、二酸化シリコンの堆積、必要に応じて誘電
体溝材料（３８）を平坦化する工程とその後の酸化工程
を含む。（誘電体材料は電気的に絶縁性の材料、すなわ
ち約１０6 Ω−ｃｍ又はそれ以上の抵抗率をもつ材料で
ある。）
プロセスの一実施例は、シリコン基板（３０）上への応
力解放領域（３２）、たとえばパッド酸化物の形成工
程、応力解放領域（３２）上への酸化障壁領域（３
４）、たとえばシリコン窒化物の形成工程、応力解放領
域（３２）及び酸化障壁領域（３４）中の開孔形成工
程、開孔におけるシリコン基板（３０）中の溝（３６）
の形成工程、溝（３６）中への誘電体材料（３８）、典
型的な場合、二酸化シリコンの堆積、必要に応じて誘電
体溝材料（３８）を平坦化する工程とその後の酸化工程
を含む。（誘電体材料は電気的に絶縁性の材料、すなわ
ち約１０6 Ω−ｃｍ又はそれ以上の抵抗率をもつ材料で
ある。）
【００１１】図２Ｇ及び２Ｈに示されるように、デバイ
ス形成用に基板を準備するため、酸化障壁及び応力解放
領域は典型的な場合除かれ、シリコン基板（３０）の能
動領域上にゲート酸化物（４２）が形成される。ゲート
酸化物（４２）を形成したら、酸化により生じた丸みが
残る。それにより、本発明によって、漏れ電流及び他の
有害な角の効果を生じる鋭い角が減少又は除去される。
ス形成用に基板を準備するため、酸化障壁及び応力解放
領域は典型的な場合除かれ、シリコン基板（３０）の能
動領域上にゲート酸化物（４２）が形成される。ゲート
酸化物（４２）を形成したら、酸化により生じた丸みが
残る。それにより、本発明によって、漏れ電流及び他の
有害な角の効果を生じる鋭い角が減少又は除去される。
【００１２】
【本発明の詳細な記述】デバイス作製の一般的な原理及
び標準的なプロセスは、たとえばファン・ツァント（Ｖ
ａｎ Ｚａｎｔ）、“マイクロチップ作製”第３版、マ
グローヒル（ＭｃＧｒａｗ−Ｈｉｌｌ）１９９７、に見
出される。本発明の一実施例が、図２Ａ−２Ｈに示され
ている。応力解放領域（３２）が、シリコン基板（３
０）上に形成される。応力解放領域（３２）は典型的な
場合、二酸化シリコンで、当業者にはパッド酸化物とし
て知られている。領域（３２）は典型的な場合、当業者
には周知の標準的な技術、たとえば熱酸化により、層と
して形成され、もしシリコン窒化物のような酸化障壁領
域（３４）が、シリコン基板（３０）上に直接形成され
たら通常存在する欠陥を防止するために、基本的に用い
られる。応力解放領域は常に必要というのではない。他
の材料をシリコン基板（３０）上に、直接堆積させるこ
とが可能である。二酸化シリコンで形成した場合、応力
解放領域（３２）は典型的な場合、約５ないし約３０ｎ
ｍの厚さである。
び標準的なプロセスは、たとえばファン・ツァント（Ｖ
ａｎ Ｚａｎｔ）、“マイクロチップ作製”第３版、マ
グローヒル（ＭｃＧｒａｗ−Ｈｉｌｌ）１９９７、に見
出される。本発明の一実施例が、図２Ａ−２Ｈに示され
ている。応力解放領域（３２）が、シリコン基板（３
０）上に形成される。応力解放領域（３２）は典型的な
場合、二酸化シリコンで、当業者にはパッド酸化物とし
て知られている。領域（３２）は典型的な場合、当業者
には周知の標準的な技術、たとえば熱酸化により、層と
して形成され、もしシリコン窒化物のような酸化障壁領
域（３４）が、シリコン基板（３０）上に直接形成され
たら通常存在する欠陥を防止するために、基本的に用い
られる。応力解放領域は常に必要というのではない。他
の材料をシリコン基板（３０）上に、直接堆積させるこ
とが可能である。二酸化シリコンで形成した場合、応力
解放領域（３２）は典型的な場合、約５ないし約３０ｎ
ｍの厚さである。
【００１３】酸化障壁領域（３４）が応力解放領域（３
２）上に、典型的な場合直接形成される。酸化障壁領域
（３４）は典型的な場合、シリコン窒化物で、当業者に
は周知の標準的な技術、たとえば化学気相堆積により、
層として形成される。シリコン窒化物で形成された時、
領域（３４）は典型的な場合約６０ｎｍないし約２５０
ｎｍの厚さである。酸化障壁領域（３４）はその後の処
理の間に、下のシリコンが酸化されるのを防止する。
２）上に、典型的な場合直接形成される。酸化障壁領域
（３４）は典型的な場合、シリコン窒化物で、当業者に
は周知の標準的な技術、たとえば化学気相堆積により、
層として形成される。シリコン窒化物で形成された時、
領域（３４）は典型的な場合約６０ｎｍないし約２５０
ｎｍの厚さである。酸化障壁領域（３４）はその後の処
理の間に、下のシリコンが酸化されるのを防止する。
【００１４】図２Ｂに示されるように、標準的なリソグ
ラフィ技術又は当業者に周知の他の技術を用いて、開孔
又は間隙が酸化障壁領域（３４）中に規定され、酸化障
壁領域（３４）及び応力解放領域（３２）が、規定され
た開孔で除去される。間隙幅は特定のデバイスに依存し
て変わるが、シリコン基板（３０）の最上部表面で測定
した幅は、典型的な場合約０．１ないし約１０００μｍ
である。１０００μｍ幅以上の間隙も可能である。層と
して領域（３２，３４）を形成し、次に層のある領域を
取り除くのとは異なり、シリコン基板（３０）の特定の
部分上に、応力解放及び酸化障壁領域（３２，３４）を
選択的に形成することが、可能である。一度間隙が形成
されると、当業者には周知の標準的な技術を用いて、シ
リコン基板（３０）中に溝（３６）がエッチングされ
る。典型的な場合、溝はシリコン基板（３０）の最上部
表面から測定して、約２００ないし約１０００ｎｍの深
さである。溝（３６）をエッチングするプロセスによ
り、溝の壁に沿って、シリコン格子中に転移のようなあ
る種の欠陥が生じ、この損傷をある程度回復させるた
め、溝の壁を酸化し、熱ライナ（図示されていない）と
して知られるものを形成することが、可能である。熱ラ
イナは例えば、約９００ないし約１１００℃の温度に、
１００％酸素（乾燥）の雰囲気中で、約２０ないし約４
０ｎｍのライナ厚が生じるのに十分な時間加熱すること
により、形成される。
ラフィ技術又は当業者に周知の他の技術を用いて、開孔
又は間隙が酸化障壁領域（３４）中に規定され、酸化障
壁領域（３４）及び応力解放領域（３２）が、規定され
た開孔で除去される。間隙幅は特定のデバイスに依存し
て変わるが、シリコン基板（３０）の最上部表面で測定
した幅は、典型的な場合約０．１ないし約１０００μｍ
である。１０００μｍ幅以上の間隙も可能である。層と
して領域（３２，３４）を形成し、次に層のある領域を
取り除くのとは異なり、シリコン基板（３０）の特定の
部分上に、応力解放及び酸化障壁領域（３２，３４）を
選択的に形成することが、可能である。一度間隙が形成
されると、当業者には周知の標準的な技術を用いて、シ
リコン基板（３０）中に溝（３６）がエッチングされ
る。典型的な場合、溝はシリコン基板（３０）の最上部
表面から測定して、約２００ないし約１０００ｎｍの深
さである。溝（３６）をエッチングするプロセスによ
り、溝の壁に沿って、シリコン格子中に転移のようなあ
る種の欠陥が生じ、この損傷をある程度回復させるた
め、溝の壁を酸化し、熱ライナ（図示されていない）と
して知られるものを形成することが、可能である。熱ラ
イナは例えば、約９００ないし約１１００℃の温度に、
１００％酸素（乾燥）の雰囲気中で、約２０ないし約４
０ｎｍのライナ厚が生じるのに十分な時間加熱すること
により、形成される。
【００１５】一度溝（３６）が形成されたら（加えて、
必要に応じて熱ライナが形成されたら）、二酸化シリコ
ン（３８）を典型的な場合、図２Ｃに示されるように、
溝（３６）が満たされるように、堆積させる。溝（３
６）中に他の誘電体材料を堆積させることは可能である
が、溝材料はシリコン酸化物を含むと有利である。二酸
化シリコン（３８）は典型的な場合、化学気相堆積（Ｃ
ＶＤ）又は当業者には周知の他の標準的な技術により、
形成される。平坦な表面を作るため、溝（３６）をシリ
コン酸化物（３８）で満たす時、平坦化工程、たとえば
化学機械研磨又は他の標準的な技術が行われる。酸化障
壁領域（３４）は典型的な場合、平坦化停止として働
く。溝材料を比較的平坦で一様な表面にする平坦化は、
その後の酸化工程中、比較的一様な酸化を行うのに有用
である。それにより、プロセスの望ましい制御ができ
る。図２Ｄはそのような平坦化の後の溝のプロフィルを
示す。
必要に応じて熱ライナが形成されたら）、二酸化シリコ
ン（３８）を典型的な場合、図２Ｃに示されるように、
溝（３６）が満たされるように、堆積させる。溝（３
６）中に他の誘電体材料を堆積させることは可能である
が、溝材料はシリコン酸化物を含むと有利である。二酸
化シリコン（３８）は典型的な場合、化学気相堆積（Ｃ
ＶＤ）又は当業者には周知の他の標準的な技術により、
形成される。平坦な表面を作るため、溝（３６）をシリ
コン酸化物（３８）で満たす時、平坦化工程、たとえば
化学機械研磨又は他の標準的な技術が行われる。酸化障
壁領域（３４）は典型的な場合、平坦化停止として働
く。溝材料を比較的平坦で一様な表面にする平坦化は、
その後の酸化工程中、比較的一様な酸化を行うのに有用
である。それにより、プロセスの望ましい制御ができ
る。図２Ｄはそのような平坦化の後の溝のプロフィルを
示す。
【００１６】一度溝（３６）が満たされ平坦化された
ら、酸化工程が行われる。図２Ｅに示されるように、酸
化は溝二酸化シリコン（３８）がパッド酸化物（３２）
に会う領域で、シリコンの角が丸くなるように行われ
る。酸素は溝に酸化シリコンを貫いて拡散し、角に達す
る。典型的な場合、酸化工程は溝（３６）に沿ったシリ
コンも酸化し、上述の熱ライナと同様の層が形成され
る。この理由により、溝（３６）の形成後、熱ライナを
形成する工程を省くことが可能である。酸化工程はま
た、典型的な場合、溝シリコン酸化物（３８）を高密度
化する。酸化工程は約５０ｎｍないし約１５０ｎｍ厚の
等価酸化物層を形成する雰囲気、時間及び温度で行うと
有利である。酸化工程の有利な温度範囲は、約９５０℃
ないし約１１００℃で、この範囲の下端は湿式酸化でよ
り有利で、上端は乾式酸化に有利である。約９５０℃に
おける湿式酸化は、典型的な場合より高温での乾式酸化
より速いか、デバイスの能動領域にアンモニア欠陥を導
入する可能性がある。９９％酸素及び１％ジクロロエチ
レンの雰囲気が、酸化工程に有用であることがわかって
いるが、他の酸素を含む雰囲気も考えられる。
ら、酸化工程が行われる。図２Ｅに示されるように、酸
化は溝二酸化シリコン（３８）がパッド酸化物（３２）
に会う領域で、シリコンの角が丸くなるように行われ
る。酸素は溝に酸化シリコンを貫いて拡散し、角に達す
る。典型的な場合、酸化工程は溝（３６）に沿ったシリ
コンも酸化し、上述の熱ライナと同様の層が形成され
る。この理由により、溝（３６）の形成後、熱ライナを
形成する工程を省くことが可能である。酸化工程はま
た、典型的な場合、溝シリコン酸化物（３８）を高密度
化する。酸化工程は約５０ｎｍないし約１５０ｎｍ厚の
等価酸化物層を形成する雰囲気、時間及び温度で行うと
有利である。酸化工程の有利な温度範囲は、約９５０℃
ないし約１１００℃で、この範囲の下端は湿式酸化でよ
り有利で、上端は乾式酸化に有利である。約９５０℃に
おける湿式酸化は、典型的な場合より高温での乾式酸化
より速いか、デバイスの能動領域にアンモニア欠陥を導
入する可能性がある。９９％酸素及び１％ジクロロエチ
レンの雰囲気が、酸化工程に有用であることがわかって
いるが、他の酸素を含む雰囲気も考えられる。
【００１７】約９５０℃の温度において、溝シリコン酸
化物（３８）がパッド酸化物（３２）に会う領域におけ
るシリコン角は、典型的な場合酸化を始め、平坦な表面
をもつ１ないし複数の領域が形成されるが、端部は丸く
なる。すなわち曲率半径ｒをもつには、一般により高温
が必要である。図２Ｆはそのような平坦な領域が曲率半
径ｒをもつ丸い角と、全体のファセット寸法ｆをもつよ
うに転換する様子を近接した図で示す。曲率半径ｒは約
３０ないし約８０ｎｍ、全体のファセット寸法ｆは約２
０ないし約８０ｎｍが有利である。ファセット及び丸み
の程度は、主に酸化温度、等価酸化物層及び酸化障壁領
域の厚さの組合せに依存する。たとえば、より厚い酸化
障壁領域は典型的な場合、領域の下の二酸化シリコンの
バーズビーク成長を妨げ、より長い時間又はより高い温
度、すなわちより厚い等価酸化物層が、所望の丸みを得
るために、必要とされる。酸化工程に続いてファセット
寸法が決まるモデルが、以下の例１で示される。ファセ
ット全体ｆ内の角境界の少なくとも３０％の部分が、数
ナノメータの範囲内で半径ｒをもつ単一の円の縁に整合
した時、角は丸くなると考えられる。
化物（３８）がパッド酸化物（３２）に会う領域におけ
るシリコン角は、典型的な場合酸化を始め、平坦な表面
をもつ１ないし複数の領域が形成されるが、端部は丸く
なる。すなわち曲率半径ｒをもつには、一般により高温
が必要である。図２Ｆはそのような平坦な領域が曲率半
径ｒをもつ丸い角と、全体のファセット寸法ｆをもつよ
うに転換する様子を近接した図で示す。曲率半径ｒは約
３０ないし約８０ｎｍ、全体のファセット寸法ｆは約２
０ないし約８０ｎｍが有利である。ファセット及び丸み
の程度は、主に酸化温度、等価酸化物層及び酸化障壁領
域の厚さの組合せに依存する。たとえば、より厚い酸化
障壁領域は典型的な場合、領域の下の二酸化シリコンの
バーズビーク成長を妨げ、より長い時間又はより高い温
度、すなわちより厚い等価酸化物層が、所望の丸みを得
るために、必要とされる。酸化工程に続いてファセット
寸法が決まるモデルが、以下の例１で示される。ファセ
ット全体ｆ内の角境界の少なくとも３０％の部分が、数
ナノメータの範囲内で半径ｒをもつ単一の円の縁に整合
した時、角は丸くなると考えられる。
【００１８】酸化工程後、酸化障壁領域（３４）の残っ
た部分及び応力解放領域は、典型的な場合除去され、図
２Ｇに示されるように、溝二酸化シリコン（３８）によ
り分離されたシリコン能動領域（４０）が形成される。
たとえばＣＭＯＳデバイスといったデバイスの形成にお
いて、図２Ｈに示されるように、当業者には周知の標準
的な方法で、ゲート酸化物（４２）が能動領域上に形成
される。酸化工程で生じた丸みは残り、その後形成され
るデバイス中の漏れ電流の原因になる鋭い角は、減少す
る。溝の丸くなった角によって、以下の例２で示される
ように、特に、酸化工程を行わないトランジスタより、
高い閾値電圧と低い遮断電流を示すトランジスタが形成
される。本発明については、以下の例により、更に明確
になるであろう。それらは例を示すことを意図したもの
である。
た部分及び応力解放領域は、典型的な場合除去され、図
２Ｇに示されるように、溝二酸化シリコン（３８）によ
り分離されたシリコン能動領域（４０）が形成される。
たとえばＣＭＯＳデバイスといったデバイスの形成にお
いて、図２Ｈに示されるように、当業者には周知の標準
的な方法で、ゲート酸化物（４２）が能動領域上に形成
される。酸化工程で生じた丸みは残り、その後形成され
るデバイス中の漏れ電流の原因になる鋭い角は、減少す
る。溝の丸くなった角によって、以下の例２で示される
ように、特に、酸化工程を行わないトランジスタより、
高い閾値電圧と低い遮断電流を示すトランジスタが形成
される。本発明については、以下の例により、更に明確
になるであろう。それらは例を示すことを意図したもの
である。
【００１９】
【例１】溝二酸化シリコンがパッド酸化物に会う領域に
おけるシリコン角の丸みに効果をもつ各種のパラメータ
について、探究した。各試料は、以下のように形成し
た。熱酸化により、シリコン基板上に二酸化シリコン
（パッド酸化物）領域を形成した。パッド酸化物領域
は、各試料で３０ｎｍの厚さを有した。以下で示す各種
の厚さをもつシリコン窒化物領域を、化学気相堆積によ
りパッド酸化物領域上に形成した。表Ｉに示された幅の
間隙を、従来の方法でパッド酸化物及びシリコン窒化物
領域中にエッチングした。間隙をエッチングした後、従
来の方法でシリコン基板中に、溝をエッチングした。溝
は各試料でシリコン基板の最上部表面から測定して、３
００ｎｍの深さを有した。製品を１０００℃に１５分間
加熱することにより、約３６ｎｍ厚の熱ライナを形成し
た。次に、溝は高密度プラズマ促進化学気相堆積によ
り、シリコン窒化物の最上部表面上約６００ｎｍの高さ
まで、二酸化シリコンで満たした。溝二酸化シリコンを
研磨停止として働くシリコン窒化物の最上部表面の高さ
まで平坦化するため、化学機械研磨をした。次に、表Ｉ
に示される雰囲気（湿式又は乾式）、温度、等価酸化物
及び時間で、酸化工程を行った。溝プロフィルの電子顕
微鏡写真（図３−１４）をとった。（図１４上に印刷さ
れた温度情報は正しくないので、１１００℃と読む必要
がある。）
おけるシリコン角の丸みに効果をもつ各種のパラメータ
について、探究した。各試料は、以下のように形成し
た。熱酸化により、シリコン基板上に二酸化シリコン
（パッド酸化物）領域を形成した。パッド酸化物領域
は、各試料で３０ｎｍの厚さを有した。以下で示す各種
の厚さをもつシリコン窒化物領域を、化学気相堆積によ
りパッド酸化物領域上に形成した。表Ｉに示された幅の
間隙を、従来の方法でパッド酸化物及びシリコン窒化物
領域中にエッチングした。間隙をエッチングした後、従
来の方法でシリコン基板中に、溝をエッチングした。溝
は各試料でシリコン基板の最上部表面から測定して、３
００ｎｍの深さを有した。製品を１０００℃に１５分間
加熱することにより、約３６ｎｍ厚の熱ライナを形成し
た。次に、溝は高密度プラズマ促進化学気相堆積によ
り、シリコン窒化物の最上部表面上約６００ｎｍの高さ
まで、二酸化シリコンで満たした。溝二酸化シリコンを
研磨停止として働くシリコン窒化物の最上部表面の高さ
まで平坦化するため、化学機械研磨をした。次に、表Ｉ
に示される雰囲気（湿式又は乾式）、温度、等価酸化物
及び時間で、酸化工程を行った。溝プロフィルの電子顕
微鏡写真（図３−１４）をとった。（図１４上に印刷さ
れた温度情報は正しくないので、１１００℃と読む必要
がある。）
【００２０】
【表１】
【００２１】図３、４及び６−１４は本発明により形成
された各種の丸みの度合いを示す。加えて、図５は酸化
工程が省かれた比較例の溝プロフィルを示す。図５か
ら、熱ライナの形成工程は、溝シリコン酸化物がパッド
酸化物に会うシリコン角に対しては、非常に小さな効果
しかもたないことが明らかである。具体的には、熱ライ
ナの形成により、典型的な場合、約１０ｎｍの最初のフ
ァセットが生じることがわかった。
された各種の丸みの度合いを示す。加えて、図５は酸化
工程が省かれた比較例の溝プロフィルを示す。図５か
ら、熱ライナの形成工程は、溝シリコン酸化物がパッド
酸化物に会うシリコン角に対しては、非常に小さな効果
しかもたないことが明らかである。具体的には、熱ライ
ナの形成により、典型的な場合、約１０ｎｍの最初のフ
ァセットが生じることがわかった。
【００２２】分析した試料から、酸化工程から形成され
たファセット寸法（図２Ｆのｆ）について、モデルを作
った。ファセットはｄbarrier すなわち酸化障壁領域の
厚さ及びｄoxid に比例する。ｄoxid は（１）距離ｄす
なわち溝酸化物の表面から、丸くすべき角まで、酸素が
拡散しなければならない距離及び（２）プロセスの熱的
条件（たとえば時間及び温度）の関数である。与えられ
たｄ及び熱処理に対し、シリコン基板上の厚さｄの二酸
化シリコン層に対する具体的な熱処理の既知の効果か
ら、ｄoxid を決ることが可能である。具体的には、二
酸化シリコン層が最初ある厚さをもつ場合、ある熱処理
により、具体的な厚さが増す。（二酸化シリコン成長と
熱処理の間のそのような関係については、たとえば、Ｖ
ＬＳＩ技術、エス・シー（Ｓ．Ｓｚｅ）編、マグローヒ
ル，１９８３で得られる。）モデルのために、酸化障壁
領域の厚さと、応力解放領域の厚さの和は、最初の二酸
化シリコン厚ｄとして用いられ、特定の熱処理から生じ
たより大きな厚さは、ｄoxidとして、モデル中に入れら
れる。
たファセット寸法（図２Ｆのｆ）について、モデルを作
った。ファセットはｄbarrier すなわち酸化障壁領域の
厚さ及びｄoxid に比例する。ｄoxid は（１）距離ｄす
なわち溝酸化物の表面から、丸くすべき角まで、酸素が
拡散しなければならない距離及び（２）プロセスの熱的
条件（たとえば時間及び温度）の関数である。与えられ
たｄ及び熱処理に対し、シリコン基板上の厚さｄの二酸
化シリコン層に対する具体的な熱処理の既知の効果か
ら、ｄoxid を決ることが可能である。具体的には、二
酸化シリコン層が最初ある厚さをもつ場合、ある熱処理
により、具体的な厚さが増す。（二酸化シリコン成長と
熱処理の間のそのような関係については、たとえば、Ｖ
ＬＳＩ技術、エス・シー（Ｓ．Ｓｚｅ）編、マグローヒ
ル，１９８３で得られる。）モデルのために、酸化障壁
領域の厚さと、応力解放領域の厚さの和は、最初の二酸
化シリコン厚ｄとして用いられ、特定の熱処理から生じ
たより大きな厚さは、ｄoxidとして、モデル中に入れら
れる。
【００２３】これらの変数を用いて、酸化工程により生
じたファセット寸法Ｆは、以下のように表わされること
がわかった。 Ｆ(＝全ファセット(f)−最初の１０ｎｍファセット)∝
(ｄoxid)a(ｄbarrier)-b （最初のファセット寸法１０ｎｍは、熱ライナ酸化から
生じる。）３０ｎｍの二酸化シリコン応力解放領域及び
４００ｎｍの溝間隔の場合、上の試料について（与えら
れた温度における）見出された最善のフィッティング
が、変数Ｘの関数として、図１５に示されている。ここ
で、 Ｘ＝（ｄoxid）0.75（ｄbarrier）-0.35 である。具体的には、１１００及び１０００℃の乾式酸
化の場合、モデルによると、それぞれＦ＝８．２８Ｘ
1.00及びＦ＝４．５８Ｘ1.01である。９５０℃における
湿式酸化の場合、モデルによると、Ｆ＝２．０３Ｘ1.09
である。
じたファセット寸法Ｆは、以下のように表わされること
がわかった。 Ｆ(＝全ファセット(f)−最初の１０ｎｍファセット)∝
(ｄoxid)a(ｄbarrier)-b （最初のファセット寸法１０ｎｍは、熱ライナ酸化から
生じる。）３０ｎｍの二酸化シリコン応力解放領域及び
４００ｎｍの溝間隔の場合、上の試料について（与えら
れた温度における）見出された最善のフィッティング
が、変数Ｘの関数として、図１５に示されている。ここ
で、 Ｘ＝（ｄoxid）0.75（ｄbarrier）-0.35 である。具体的には、１１００及び１０００℃の乾式酸
化の場合、モデルによると、それぞれＦ＝８．２８Ｘ
1.00及びＦ＝４．５８Ｘ1.01である。９５０℃における
湿式酸化の場合、モデルによると、Ｆ＝２．０３Ｘ1.09
である。
【００２４】例２本発明の酸化工程を伴って作製したト
ランジスタ及び伴わずに作製したトランジスタの電気的
特性を、比較した。トランジスタは当業者には周知の従
来のＣＭＯＳ作製プロセスにより、作製した。本発明の
酸化工程を伴って作製したトランジスタ及び伴わずに作
製したトランジスタの両方の場合について、以下のプロ
セス工程を行った。シリコン基板上に熱酸化により、二
酸化シリコン（パッド酸化物）領域を、形成した。パッ
ド酸化物領域は、３０ｎｍの厚さを有した。約１１７ｎ
ｍの厚さを有するシリコン窒化物領域を、化学気相堆積
により、パッド酸化物領域上に形成した。従来の方法に
より、パッド酸化物及びシリコン窒化物領域中に、約１
０μｍ又はそれ以上の間隙をエッチングした。間隙をエ
ッチングした後、従来の方法により、シリコン基板中に
溝をエッチングした。溝はシリコン基板の最上部表面か
ら測定して、３００ｎｍの深さを有した。製品を１００
０℃に１５分間加熱することにより、約３６ｎｍ厚の熱
ライナを形成した。次に、高密度プラズマ促進化学気相
堆積により、シリコン窒化物の最上部表面上約６００ｎ
ｍの高さまで、溝を二酸化シリコンで満たした。研磨停
止として働くシリコン窒化物の最上部表面の高さまで、
溝二酸化シリコンを平坦化するため、化学機械研磨を行
った。角に丸みをつける酸化が望ましい場合、酸化工程
は１５０ｎｍの等価酸化物を形成するのに十分な時間、
１１００℃の温度で行った。
ランジスタ及び伴わずに作製したトランジスタの電気的
特性を、比較した。トランジスタは当業者には周知の従
来のＣＭＯＳ作製プロセスにより、作製した。本発明の
酸化工程を伴って作製したトランジスタ及び伴わずに作
製したトランジスタの両方の場合について、以下のプロ
セス工程を行った。シリコン基板上に熱酸化により、二
酸化シリコン（パッド酸化物）領域を、形成した。パッ
ド酸化物領域は、３０ｎｍの厚さを有した。約１１７ｎ
ｍの厚さを有するシリコン窒化物領域を、化学気相堆積
により、パッド酸化物領域上に形成した。従来の方法に
より、パッド酸化物及びシリコン窒化物領域中に、約１
０μｍ又はそれ以上の間隙をエッチングした。間隙をエ
ッチングした後、従来の方法により、シリコン基板中に
溝をエッチングした。溝はシリコン基板の最上部表面か
ら測定して、３００ｎｍの深さを有した。製品を１００
０℃に１５分間加熱することにより、約３６ｎｍ厚の熱
ライナを形成した。次に、高密度プラズマ促進化学気相
堆積により、シリコン窒化物の最上部表面上約６００ｎ
ｍの高さまで、溝を二酸化シリコンで満たした。研磨停
止として働くシリコン窒化物の最上部表面の高さまで、
溝二酸化シリコンを平坦化するため、化学機械研磨を行
った。角に丸みをつける酸化が望ましい場合、酸化工程
は１５０ｎｍの等価酸化物を形成するのに十分な時間、
１１００℃の温度で行った。
【００２５】図１６は５μｍの長さをもつトランジスタ
についてのトランジスタ幅に対するｎ−接合閾値電圧
（Ｎ−Ｖｔ）のプロットである。本発明の角に丸みをも
たせる酸化工程で作製されたトランジスタは、小さなチ
ャネル幅であっても、逆狭チャネル効果（上で引用した
チャタリー（Ｃｈａｔｔｅｒｊｅｅ）らの“０．２５／
０．１８μｍＣＭＯＳ技術及びそれを越える技術のため
の角効果を防止するＬＯＣＯＳ端を用いた浅い溝分離”
の中で述べられているように、当業者には狭幅効果とし
て知られる）は示されなかった。酸化工程を用いずに作
られたトランジスタは、より小さな幅（たとえば１μｍ
以下）において、明らかにある程度の逆狭チャネル効果
を示した。従って、酸化工程中起こった角の丸みによ
り、小さな幅のトランジスタにおける逆狭チャネル効果
を誘発する角効果がとり除かれた。
についてのトランジスタ幅に対するｎ−接合閾値電圧
（Ｎ−Ｖｔ）のプロットである。本発明の角に丸みをも
たせる酸化工程で作製されたトランジスタは、小さなチ
ャネル幅であっても、逆狭チャネル効果（上で引用した
チャタリー（Ｃｈａｔｔｅｒｊｅｅ）らの“０．２５／
０．１８μｍＣＭＯＳ技術及びそれを越える技術のため
の角効果を防止するＬＯＣＯＳ端を用いた浅い溝分離”
の中で述べられているように、当業者には狭幅効果とし
て知られる）は示されなかった。酸化工程を用いずに作
られたトランジスタは、より小さな幅（たとえば１μｍ
以下）において、明らかにある程度の逆狭チャネル効果
を示した。従って、酸化工程中起こった角の丸みによ
り、小さな幅のトランジスタにおける逆狭チャネル効果
を誘発する角効果がとり除かれた。
【００２６】この結果は更に、図１７に示されている。
トランジスタは５μｍの長さと０．４μｍの幅を有し
た。図１５に示されているように、酸化工程を行ったト
ランジスタは、より高い閾値電圧及びより低い遮断電流
を示し、望ましい特性を有した。（ＶG はゲート電圧；
ＩD はドレイン電流；ＶBG はバックゲート電圧であ
る。）
トランジスタは５μｍの長さと０．４μｍの幅を有し
た。図１５に示されているように、酸化工程を行ったト
ランジスタは、より高い閾値電圧及びより低い遮断電流
を示し、望ましい特性を有した。（ＶG はゲート電圧；
ＩD はドレイン電流；ＶBG はバックゲート電圧であ
る。）
【００２７】ここで述べた本発明の詳細及び実施例を考
えると、当業者には本発明の他の実施例が、明らかにな
るであろう。
えると、当業者には本発明の他の実施例が、明らかにな
るであろう。
【図１】従来の浅い溝分離プロセスを示す図である。
【図２Ａ】本発明の一実施例の工程を示す図である。
【図２Ｂ】本発明の一実施例の工程を示す図である。
【図２Ｃ】本発明の一実施例の工程を示す図である。
【図２Ｄ】本発明の一実施例の工程を示す図である。
【図２Ｅ】本発明の一実施例の工程を示す図である。
【図２Ｆ】本発明の一実施例の工程を示す図である。
【図２Ｇ】本発明の一実施例の工程を示す図である。
【図２Ｈ】本発明の一実施例の工程を示す図である。
【図３】本発明のプロセスに従って作られた溝構造及び
比較する構造の走査顕微鏡像を示す図である。
比較する構造の走査顕微鏡像を示す図である。
【図４】本発明のプロセスに従って作られた溝構造及び
比較する構造の走査顕微鏡像を示す図である。
比較する構造の走査顕微鏡像を示す図である。
【図５】本発明のプロセスに従って作られた溝構造及び
比較する構造の走査顕微鏡像を示す図である。
比較する構造の走査顕微鏡像を示す図である。
【図６】本発明のプロセスに従って作られた溝構造及び
比較する構造の走査顕微鏡像を示す図である。
比較する構造の走査顕微鏡像を示す図である。
【図７】本発明のプロセスに従って作られた溝構造及び
比較する構造の走査顕微鏡像を示す図である。
比較する構造の走査顕微鏡像を示す図である。
【図８】本発明のプロセスに従って作られた溝構造及び
比較する構造の走査顕微鏡像を示す図である。
比較する構造の走査顕微鏡像を示す図である。
【図９】本発明のプロセスに従って作られた溝構造及び
比較する構造の走査顕微鏡像を示す図である。
比較する構造の走査顕微鏡像を示す図である。
【図１０】本発明のプロセスに従って作られた溝構造及
び比較する構造の走査顕微鏡像を示す図である。
び比較する構造の走査顕微鏡像を示す図である。
【図１１】本発明のプロセスに従って作られた溝構造及
び比較する構造の走査顕微鏡像を示す図である。
び比較する構造の走査顕微鏡像を示す図である。
【図１２】本発明のプロセスに従って作られた溝構造及
び比較する構造の走査顕微鏡像を示す図である。
び比較する構造の走査顕微鏡像を示す図である。
【図１３】本発明のプロセスに従って作られた溝構造及
び比較する構造の走査顕微鏡像を示す図である。
び比較する構造の走査顕微鏡像を示す図である。
【図１４】本発明のプロセスに従って作られた溝構造及
び比較する構造の走査顕微鏡像を示す図である。
び比較する構造の走査顕微鏡像を示す図である。
【図１５】酸化工程により生じるファセット寸法を決め
るモデルを示す図である。
るモデルを示す図である。
【図１６】本発明の酸化工程によって作られたトランジ
スタ及びそれによらないトランジスタのトランジスタ幅
と閾値電圧の関係を示す図である。
スタ及びそれによらないトランジスタのトランジスタ幅
と閾値電圧の関係を示す図である。
【図１７】本発明の酸化工程によって作られたトランジ
スタ及びそれによらないトランジスタのゲート電圧とド
レイン電流の関係を示す図である。
スタ及びそれによらないトランジスタのゲート電圧とド
レイン電流の関係を示す図である。
１０ シリコン基板 １２ トレンチ分離 １４ ゲート酸化物層 １６ ゲート層 １８ ゲートラップアラウンド、ラップアラウンド ２０ 角 ２１ シリコン基板 ２２ 障壁領域 ２３ 酸化物領域 ２４ スペーサ、溝 ３０ シリコン基板 ３２ 応力解放領域、領域 ３４ 酸化障壁領域 ３６ 溝 ３８ 誘電体溝材料、シリコン酸化物、溝二酸化シリコ
ン ４０ 能動領域 ４２ ゲート酸化物
ン ４０ 能動領域 ４２ ゲート酸化物
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チェン−シン パイ アメリカ合衆国 08807 ニュージャーシ ィ，ブリッジウォーター，マックナビ コ ート ５
Claims (15)
- 【請求項１】 シリコン基板上に酸化障壁領域を形成す
る工程；酸化障壁領域及びシリコン基板上に堆積させた
任意の下の領域中に、開孔を形成する工程；開孔におい
て、シリコン基板中に溝を形成する工程；溝中に誘電体
材料を堆積させる工程；及び堆積工程に続いて酸化を行
い、酸化により、溝誘電体材料がシリコン上に直接堆積
させた領域に会う領域で、シリコン基板の角に丸みを与
える工程を含むデバイス作製プロセス。 - 【請求項２】 酸化を行う前に、溝誘電体材料を平坦化
する工程を更に含む請求項１記載のプロセス。 - 【請求項３】 シリコン基板上に直接応力解放領域を形
成する工程を更に含む請求項１記載のプロセス。 - 【請求項４】 誘電体材料は二酸化シリコンである請求
項１記載のプロセス。 - 【請求項５】 応力解放領域は二酸化シリコンである請
求項１記載のプロセス。 - 【請求項６】 酸化障壁領域はシリコン窒化物である請
求項１記載のプロセス。 - 【請求項７】 酸化工程は約９５０℃ないし約１１００
℃の温度で行われる請求項１記載のプロセス。 - 【請求項８】 酸化工程は約５０ないし約１５０ｎｍの
等価酸化物層を得るのに十分な時間及び温度で行われる
請求項１記載のプロセス。 - 【請求項９】 溝を満たす前に、溝の壁を酸化する工程
を更に含む請求項１記載のプロセス。 - 【請求項１０】 開孔の幅は約０．１ないし約１０００
μｍである請求項１記載のプロセス。 - 【請求項１１】 溝は約２００ないし約１０００ｎｍの
深さを有する請求項１記載のプロセス。 - 【請求項１２】 二酸化シリコン応力解放領域は、約５
ないし約３０ｎｍの厚さを有する請求項５記載のプロセ
ス。 - 【請求項１３】 シリコン窒化物酸化障壁領域は、約６
０ないし約２５０ｎｍの厚さを有する請求項６記載のプ
ロセス。 - 【請求項１４】 酸化工程後、溝二酸化シリコンがシリ
コン上に直接堆積させた領域に会う領域におけるシリコ
ン角は、約３０ないし約８０ｎｍの曲率半径を有する請
求項１記載のプロセス。 - 【請求項１５】 酸化工程後、溝二酸化シリコンがシリ
コン上に直接堆積させた領域に会う領域におけるシリコ
ン角は、約２０ないし約８０ｎｍのファセットを有する
請求項１記載のプロセス。
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1998
- 1998-07-29 KR KR1019980030480A patent/KR19990014255A/ko active Search and Examination
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