JPH0555360A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0555360A JPH0555360A JP21353491A JP21353491A JPH0555360A JP H0555360 A JPH0555360 A JP H0555360A JP 21353491 A JP21353491 A JP 21353491A JP 21353491 A JP21353491 A JP 21353491A JP H0555360 A JPH0555360 A JP H0555360A
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Abstract
(57)【要約】
【目的】 トレンチ内をＣＶＤ−ＳｉＯ2 膜等で埋め込
む場合トレンチのエッジ部で段差を生じるのを回避する
こと。 【構成】 Ｓｉ3 Ｎ4 膜５をＢＰＳＧ／ＣＶＤ−ＳｉＯ
2 のエッチバックの際のストッパーとして用いる。素子
分離領域形成後トレンチ内に埋め込んだＣＶＤ−ＳｉＯ
2 膜の表面をＳｉ基板１の表面よりも高く配置する。良
溶融性のガラス、例えば、ＢＰＳＧ膜７を積層し、続い
て高温アニールで平坦化する際にＳｉ3 Ｎ 4 膜５の介在
によってＢＰＳＧ膜７からのボロン、リンのオート・ド
ーピングを防止できる 【効果】 微細なトレンチから比較的広い幅のトレンチ
まで非溶融性ガラスを均一性良く埋め込めることができ
る。
む場合トレンチのエッジ部で段差を生じるのを回避する
こと。 【構成】 Ｓｉ3 Ｎ4 膜５をＢＰＳＧ／ＣＶＤ−ＳｉＯ
2 のエッチバックの際のストッパーとして用いる。素子
分離領域形成後トレンチ内に埋め込んだＣＶＤ−ＳｉＯ
2 膜の表面をＳｉ基板１の表面よりも高く配置する。良
溶融性のガラス、例えば、ＢＰＳＧ膜７を積層し、続い
て高温アニールで平坦化する際にＳｉ3 Ｎ 4 膜５の介在
によってＢＰＳＧ膜７からのボロン、リンのオート・ド
ーピングを防止できる 【効果】 微細なトレンチから比較的広い幅のトレンチ
まで非溶融性ガラスを均一性良く埋め込めることができ
る。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関し、更に詳しくは、サブミクロンデバイスの素子分
離技術に関するものである。
に関し、更に詳しくは、サブミクロンデバイスの素子分
離技術に関するものである。
【０００２】
【従来の技術】従来のこの種の方法はＬＯＣＯＳ方或い
はＢＯＸ法にて行われていた。
はＢＯＸ法にて行われていた。
【０００３】
【発明が解決しようとする課題】しかし、上記従来法で
は、トレンチ内をＣＶＤ−ＳｉＯ2 膜等で埋め込む場
合、開口径が０．３〜１．０μｍの微細なトレンチで
は、アスペクト比が大となり、トレンチ内を均一に埋め
込めない。また、ＢＰＳＧ／ＣＶＤ−ＳｉＯ2 のエッチ
バックの際ドライエッチングを行う場合に均一性、選択
性が十分でなく、またウェットエッチングを行った場合
でもトレンチのエッジ部で段差を生じる。
は、トレンチ内をＣＶＤ−ＳｉＯ2 膜等で埋め込む場
合、開口径が０．３〜１．０μｍの微細なトレンチで
は、アスペクト比が大となり、トレンチ内を均一に埋め
込めない。また、ＢＰＳＧ／ＣＶＤ−ＳｉＯ2 のエッチ
バックの際ドライエッチングを行う場合に均一性、選択
性が十分でなく、またウェットエッチングを行った場合
でもトレンチのエッジ部で段差を生じる。
【０００４】
【課題を解決するための手段及び作用】この発明は、開
口幅の狭いトレンチと開口幅の広いトレンチを有する半
導体基板内に、(a) その基板の表面全面を酸化した後そ
の酸化膜の全面にＰｏｌｙ−Ｓｉ膜を堆積後エッチバッ
クして開口幅の狭いトレンチ内にＰｏｌｙ−Ｓｉ膜を残
存させる工程と、(b) トレンチを含む半導体基板上の全
面にＳｉ3 Ｎ4 膜を堆積する工程と、(c) 少なくともト
レンチ内が埋設されるようにガラス層に対して非溶解性
のＳｉＯ2 膜を形成後その上にＳｉＯ2 に対して良溶融
性のガラス層を積層する工程と、(d) 高温アニール後平
坦化し、Ｓｉ3 Ｎ4 膜が露出するまでドライエッチング
或いは、ウエットエッチングを行ってトレンチに非溶解
性のＳｉＯ 2 膜を埋め込むことで素子分離領域を形成す
るに際して、開口幅の広いトレンチ内に埋め込まれる非
溶解性のＳｉＯ2 膜の段差がなくなるまで上記(c) 、
(d) 工程を順次少なくとも１回以上繰り返し、それによ
ってトレンチ内を埋め込むようにする工程とからなる半
導体装置の製造方法である。すなわち、この発明では、
Ｓｉ3 Ｎ4 膜を、非溶解性のＳｉＯ2 膜を形成後その上
に良溶融性のガラス層を積層してこれらをエッチバック
して非溶解性のＳｉＯ2 膜をトレンチ内に埋設する際の
ストッパーとして用いる。また、素子分離領域形成後ト
レンチ内に埋め込んだ非溶解性のＳｉＯ2 膜の表面をＳ
ｉ基板の表面よりも高く配置する。更にはＳｉ3 Ｎ4 膜
の介在によって良溶融性のガラスを積層して高温アニー
ルで平坦化する際、Ｓｉ3 Ｎ4 膜の介在によって良溶融
性のガラスからの不純物のオート・ドーピングを防止で
きるようにしたものである。
口幅の狭いトレンチと開口幅の広いトレンチを有する半
導体基板内に、(a) その基板の表面全面を酸化した後そ
の酸化膜の全面にＰｏｌｙ−Ｓｉ膜を堆積後エッチバッ
クして開口幅の狭いトレンチ内にＰｏｌｙ−Ｓｉ膜を残
存させる工程と、(b) トレンチを含む半導体基板上の全
面にＳｉ3 Ｎ4 膜を堆積する工程と、(c) 少なくともト
レンチ内が埋設されるようにガラス層に対して非溶解性
のＳｉＯ2 膜を形成後その上にＳｉＯ2 に対して良溶融
性のガラス層を積層する工程と、(d) 高温アニール後平
坦化し、Ｓｉ3 Ｎ4 膜が露出するまでドライエッチング
或いは、ウエットエッチングを行ってトレンチに非溶解
性のＳｉＯ 2 膜を埋め込むことで素子分離領域を形成す
るに際して、開口幅の広いトレンチ内に埋め込まれる非
溶解性のＳｉＯ2 膜の段差がなくなるまで上記(c) 、
(d) 工程を順次少なくとも１回以上繰り返し、それによ
ってトレンチ内を埋め込むようにする工程とからなる半
導体装置の製造方法である。すなわち、この発明では、
Ｓｉ3 Ｎ4 膜を、非溶解性のＳｉＯ2 膜を形成後その上
に良溶融性のガラス層を積層してこれらをエッチバック
して非溶解性のＳｉＯ2 膜をトレンチ内に埋設する際の
ストッパーとして用いる。また、素子分離領域形成後ト
レンチ内に埋め込んだ非溶解性のＳｉＯ2 膜の表面をＳ
ｉ基板の表面よりも高く配置する。更にはＳｉ3 Ｎ4 膜
の介在によって良溶融性のガラスを積層して高温アニー
ルで平坦化する際、Ｓｉ3 Ｎ4 膜の介在によって良溶融
性のガラスからの不純物のオート・ドーピングを防止で
きるようにしたものである。
【０００５】
【実施例】まず、図１に示すように、Ｓｉ基板１に開口
幅（開口径）0.5 μｍ、深さ0.6μｍの、幅の狭いトレ
ンチ２を形成する。そして、トレンチ２内を酸化して膜
厚Ａが500 ÅのＳｉＯ2 膜３を形成し、その後、Ｐｏｌ
ｙ−Ｓｉ膜４を膜厚Ｂが6000Åに堆積する。一方、図２
は図１と同時工程で作成される幅広のトレンチ22の領域
を示す。次に、トレンチ２,22 におけるＰｏｌｙ−Ｓｉ
膜４をＲＩＥによりエッチバックする（図３、図４参
照）。この時、狭いトレンチ２（図３参照）では、トレ
ンチ内にＰｏｌｙ−Ｓｉ膜４ａが2000〜3000Å程度残る
ようにエッチバックする。一方、幅広のトレンチ22内で
はトレンチ内の側壁部以外はＰｏｌｙ−Ｓｉ膜が残存す
ることなく除去される（図４参照）。次に、トレンチ内
にＳｉ3 Ｎ4 膜５をＣＶＤ法により500 Å堆積する（図
３、図４参照）。次に、図５、図６に示すように非溶融
性のガラス、例えば、ＣＶＤ−ＳｉＯ2 膜６を6000Å厚
積層し、その上に良溶融性のガラス、例えば、ＢＰＳＧ
膜７を6000Å積層し、続いて900 〜1000℃の高温アニー
ルで平坦化する。この際、Ｓｉ3 Ｎ4 膜５の介在によっ
てＢＰＳＧ膜７からのボロン、リンのオート・ドーピン
グを防止できる 次にＢＨＦにより、Ｓｉ3 Ｎ4 膜５が露出するまでエッ
チバックして各トレンチ２,22 内にＣＶＤ−ＳｉＯ2 膜
６を残存させる（図７、図８参照）。この時、幅広のト
レンチ22（図８参照）では、エッジ部で段差８が生じ
る。このため、図９、図10に示すようにさらに（ｉ）Ｃ
ＶＤ−ＳｉＯ2 膜９及びＢＰＳＧ膜10を順次積層する工
程と、（ii）上記と同じ高温アニール工程と、さらに
（iii ）ＳｉＯ2 膜９、ＢＰＳＧ膜10のエッチバックの
工程をトレンチ22内で、ＣＶＤ−ＳｉＯ2 膜の段差が生
じないように（図12参照）、かつ均一で平坦な表面を有
するようになるまで再度繰り返すことにより、ＣＶＤ−
ＳｉＯ2 膜９を埋め込むことができる（図11、図12参
照）。最後に、図１３、図１４に示すようにトレンチ
２,22 内に存在しているＳｉ3 Ｎ4 膜５とＳｉＯ2 膜３
のみを残して、Ｓｉ3 Ｎ4 膜５と、ＳｉＯ2 膜３を順次
削除することにより素子分離領域が完成する。この際、
狭いトレンチ２では、図５でＰｏｌｙ−Ｓｉ膜４ａを残
すことで埋め込まれたＣＶＤ−ＳｉＯ2 膜６のかさあげ
を行うことができ、それによってトレンチ内のアスペク
ト比（深さ／開口幅）を低減でき、狭いトレンチ内にも
均一性良くＣＶＤ−ＳｉＯ2 膜を埋め込むことができ
る。このように本実施例では、Ｓｉ3 Ｎ4 膜５をＢＰＳ
Ｇ／ＣＶＤ−ＳｉＯ2 のエッチバックの際のストッパー
として用いることができる。また、素子分離領域形成後
トレンチ内に埋め込んだＣＶＤ−ＳｉＯ2 膜の表面をＳ
ｉ基板１の表面よりも高く配置することができる。更に
良溶融性のガラス、例えば、ＢＰＳＧ膜７を積層し、続
いて高温アニールで平坦化する際にＳｉ3 Ｎ4 膜５の介
在によってＢＰＳＧ膜７からのボロン、リンのオート・
ドーピングを防止できる。
幅（開口径）0.5 μｍ、深さ0.6μｍの、幅の狭いトレ
ンチ２を形成する。そして、トレンチ２内を酸化して膜
厚Ａが500 ÅのＳｉＯ2 膜３を形成し、その後、Ｐｏｌ
ｙ−Ｓｉ膜４を膜厚Ｂが6000Åに堆積する。一方、図２
は図１と同時工程で作成される幅広のトレンチ22の領域
を示す。次に、トレンチ２,22 におけるＰｏｌｙ−Ｓｉ
膜４をＲＩＥによりエッチバックする（図３、図４参
照）。この時、狭いトレンチ２（図３参照）では、トレ
ンチ内にＰｏｌｙ−Ｓｉ膜４ａが2000〜3000Å程度残る
ようにエッチバックする。一方、幅広のトレンチ22内で
はトレンチ内の側壁部以外はＰｏｌｙ−Ｓｉ膜が残存す
ることなく除去される（図４参照）。次に、トレンチ内
にＳｉ3 Ｎ4 膜５をＣＶＤ法により500 Å堆積する（図
３、図４参照）。次に、図５、図６に示すように非溶融
性のガラス、例えば、ＣＶＤ−ＳｉＯ2 膜６を6000Å厚
積層し、その上に良溶融性のガラス、例えば、ＢＰＳＧ
膜７を6000Å積層し、続いて900 〜1000℃の高温アニー
ルで平坦化する。この際、Ｓｉ3 Ｎ4 膜５の介在によっ
てＢＰＳＧ膜７からのボロン、リンのオート・ドーピン
グを防止できる 次にＢＨＦにより、Ｓｉ3 Ｎ4 膜５が露出するまでエッ
チバックして各トレンチ２,22 内にＣＶＤ−ＳｉＯ2 膜
６を残存させる（図７、図８参照）。この時、幅広のト
レンチ22（図８参照）では、エッジ部で段差８が生じ
る。このため、図９、図10に示すようにさらに（ｉ）Ｃ
ＶＤ−ＳｉＯ2 膜９及びＢＰＳＧ膜10を順次積層する工
程と、（ii）上記と同じ高温アニール工程と、さらに
（iii ）ＳｉＯ2 膜９、ＢＰＳＧ膜10のエッチバックの
工程をトレンチ22内で、ＣＶＤ−ＳｉＯ2 膜の段差が生
じないように（図12参照）、かつ均一で平坦な表面を有
するようになるまで再度繰り返すことにより、ＣＶＤ−
ＳｉＯ2 膜９を埋め込むことができる（図11、図12参
照）。最後に、図１３、図１４に示すようにトレンチ
２,22 内に存在しているＳｉ3 Ｎ4 膜５とＳｉＯ2 膜３
のみを残して、Ｓｉ3 Ｎ4 膜５と、ＳｉＯ2 膜３を順次
削除することにより素子分離領域が完成する。この際、
狭いトレンチ２では、図５でＰｏｌｙ−Ｓｉ膜４ａを残
すことで埋め込まれたＣＶＤ−ＳｉＯ2 膜６のかさあげ
を行うことができ、それによってトレンチ内のアスペク
ト比（深さ／開口幅）を低減でき、狭いトレンチ内にも
均一性良くＣＶＤ−ＳｉＯ2 膜を埋め込むことができ
る。このように本実施例では、Ｓｉ3 Ｎ4 膜５をＢＰＳ
Ｇ／ＣＶＤ−ＳｉＯ2 のエッチバックの際のストッパー
として用いることができる。また、素子分離領域形成後
トレンチ内に埋め込んだＣＶＤ−ＳｉＯ2 膜の表面をＳ
ｉ基板１の表面よりも高く配置することができる。更に
良溶融性のガラス、例えば、ＢＰＳＧ膜７を積層し、続
いて高温アニールで平坦化する際にＳｉ3 Ｎ4 膜５の介
在によってＢＰＳＧ膜７からのボロン、リンのオート・
ドーピングを防止できる。
【０００６】
【発明の効果】以上のようにこの発明によれば、簡便か
つ低コストで、微細なトレンチから比較的広い幅のトレ
ンチまで非溶融性ガラスを均一性良く埋め込めることが
できる。また、パターン密度にも依存しないため、高集
積の半導体装置を製造することができる。
つ低コストで、微細なトレンチから比較的広い幅のトレ
ンチまで非溶融性ガラスを均一性良く埋め込めることが
できる。また、パターン密度にも依存しないため、高集
積の半導体装置を製造することができる。
【図１】この発明の一実施例の狭い開口幅のトレンチに
おける製造工程の第１ステップを示す構成説明図であ
る。
おける製造工程の第１ステップを示す構成説明図であ
る。
【図２】上記実施例の広い開口幅のトレンチにおける製
造工程の第１ステップを示す構成説明図である。
造工程の第１ステップを示す構成説明図である。
【図３】上記実施例の狭い開口幅トレンチにおける製造
工程の第２ステップを示す構成説明図である。
工程の第２ステップを示す構成説明図である。
【図４】上記実施例の広い開口幅のトレンチにおける製
造工程の第２ステップを示す構成説明図である。
造工程の第２ステップを示す構成説明図である。
【図５】上記実施例の狭い開口幅のトレンチにおける製
造工程の第３ステップを示す構成説明図である。
造工程の第３ステップを示す構成説明図である。
【図６】上記実施例の広い開口幅のトレンチにおける製
造工程の第３ステップを示す構成説明図である。
造工程の第３ステップを示す構成説明図である。
【図７】上記実施例の狭い開口幅のトレンチにおける製
造工程の第４ステップを示す構成説明図である。
造工程の第４ステップを示す構成説明図である。
【図８】上記実施例の広い開口幅のトレンチにおける製
造工程の第４ステップを示す構成説明図である。
造工程の第４ステップを示す構成説明図である。
【図９】上記実施例の狭い開口幅のトレンチにおける製
造工程の第５ステップを示す構成説明図である。
造工程の第５ステップを示す構成説明図である。
【図１０】上記実施例の広い開口幅のトレンチにおける
製造工程の第５ステップを示す構成説明図である。
製造工程の第５ステップを示す構成説明図である。
【図１１】上記実施例の狭い開口幅のトレンチにおける
製造工程の第６ステップを示す構成説明図である。
製造工程の第６ステップを示す構成説明図である。
【図１２】上記実施例の広い開口幅のトレンチにおける
製造工程の第６ステップを示す構成説明図である。
製造工程の第６ステップを示す構成説明図である。
【図１３】上記実施例の狭い開口幅のトレンチにおける
製造工程の第７ステップを示す構成説明図である。
製造工程の第７ステップを示す構成説明図である。
【図１４】上記実施例の広い開口幅のトレンチにおける
製造工程の第７ステップを示す構成説明図である。
製造工程の第７ステップを示す構成説明図である。
１ Ｓｉ基板 ２ 狭い幅のトレンチ ３ 熱酸化によるＳｉＯ2 膜 ４ ポリシリコン膜 ４ａ 狭い幅のトレンチに残存したポリシリコン膜 ５ Ｓｉ3 Ｎ4 膜 ６, ９ ＣＶＤ−ＳｉＯ2 膜 ７, 10 ＢＰＳＧ膜 22 広い幅のトレンチ
Claims (3)
- 【請求項１】 開口幅の狭いトレンチと開口幅の広いト
レンチを有する半導体基板内に、 (a) その基板の表面全面を酸化した後その酸化膜の全面
にＰｏｌｙ−Ｓｉ膜を堆積後エッチバックして開口幅の
狭いトレンチ内にＰｏｌｙ−Ｓｉ膜を残存させる工程
と、 (b) トレンチを含む半導体基板上の全面にＳｉ3 Ｎ4 膜
を堆積する工程と、 (c) 少なくともトレンチ内が埋設されるようにガラス層
に対して非溶解性のＳｉＯ2 膜を形成後その上にＳｉＯ
2 に対して良溶融性のガラス層を積層する工程と、 (d) 高温アニール後平坦化し、Ｓｉ3 Ｎ4 膜が露出する
までドライエッチング或いは、ウエットエッチングを行
ってトレンチに非溶解性のＳｉＯ2 膜を埋め込むことで
素子分離領域を形成するに際して、 開口幅の広いトレンチ内に埋め込まれる非溶解性のＳｉ
Ｏ2 膜の段差がなくなるまで上記(c) 、(d) 工程を順次
少なくとも１回以上繰り返し、それによってトレンチ内
を埋め込むようにする工程とからなる半導体装置の製造
方法。 - 【請求項２】 開口幅の狭いトレンチは、その底部にト
レンチのアスペクト比を低減しうるＰｏｌｙ−Ｓｉ膜を
有する請求項１による半導体装置の製造方法。 - 【請求項３】 良溶融性のガラス層が、ＢＰＳＧ層、Ｂ
ＳＧ層又はＰＳＧ層である請求項１による半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21353491A JP2815255B2 (ja) | 1991-08-26 | 1991-08-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21353491A JP2815255B2 (ja) | 1991-08-26 | 1991-08-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555360A true JPH0555360A (ja) | 1993-03-05 |
| JP2815255B2 JP2815255B2 (ja) | 1998-10-27 |
Family
ID=16640782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21353491A Expired - Fee Related JP2815255B2 (ja) | 1991-08-26 | 1991-08-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2815255B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0532361A2 (en) * | 1991-09-13 | 1993-03-17 | Nec Corporation | Method of manufacturing semiconductor device |
| US6265281B1 (en) * | 1997-08-18 | 2001-07-24 | Micron Technology, Inc. | Method for forming dielectric within a recess |
| US6872631B2 (en) | 2000-09-21 | 2005-03-29 | Nec Electronics Corporation | Method of forming a trench isolation |
-
1991
- 1991-08-26 JP JP21353491A patent/JP2815255B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0532361A2 (en) * | 1991-09-13 | 1993-03-17 | Nec Corporation | Method of manufacturing semiconductor device |
| EP0532361A3 (ja) * | 1991-09-13 | 1995-03-22 | Nippon Electric Co | |
| US6265281B1 (en) * | 1997-08-18 | 2001-07-24 | Micron Technology, Inc. | Method for forming dielectric within a recess |
| US6872631B2 (en) | 2000-09-21 | 2005-03-29 | Nec Electronics Corporation | Method of forming a trench isolation |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2815255B2 (ja) | 1998-10-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
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