CN108598084A - 半导体器件及其制造方法 - Google Patents

Abstract

本发明涉及用于三维存储器的半导体器件及其制造方法，该半导体器件包括：第一基板；所述第一基板上方的一个或多个三维存储器阵列；所述三维存储器阵列上方的互联层；所述互联层上方的外围电路；所述外围电路上方的第二基板，其中，所述第一基板和所述第二基板中的至少一个是第一导电类型的基板，且未形成距基板表面达预定深度处的第二导电类型的掺杂阱，且所述第一基板和所述第二基板中的至少一个经减薄。具有上述结构的半导体器件不仅简化了制造工艺、而且节省了成本。

Description

半导体器件及其制造方法

技术领域

本发明涉及半导体器件及其制造方法，尤其涉及一种三维存储器及其制造方法，更进一步涉及用于三维存储器的存储器阵列和外围电路的半导体器件及其制造方法。

背景技术

一般地，在诸如计算机等信息处理设备中，使用诸如硬盘等信息存储设备。众所周知的存储设备有NAND型快闪存储器，快闪存储器(Flash memory)现在已经被广泛应用在各种存储介质上(诸如智能卡，存储卡等)，是一种非常重要的半导体器件。其采用FN福勒-诺德海姆隧穿来进行数据的写入与擦除。

随着对单位空间的存储密度升高的不断追求，目前各大主流生产商从2D闪存辗转投入到了3D闪存(例如，3D NAND)的制造。通过形成垂直方向上的堆叠(层叠)，扩展了单位面积的存储密度。在这种3D闪存的外围控制电路中，一般会同时形成有高压器件和低压器件。由于各器件形成在同一衬底上，诸如硅衬底，因此，为了避免各器件之间的相互影响，降低噪声，需要进行电隔离。尤其，高压晶体管与低压晶体管之间的电隔离非常关键。

这是因为当高压晶体管和低压晶体管形成在同一个衬底上时，由于衬底本身可能导电，若两者之间不形成良好的隔离，将会产生漏电流，随之功耗增加。此外，随着器件尺寸的不断减小，薄栅极氧化层很难承受高电压，不仅是器件工作性能本身受影响，还会造成后续的可靠性等问题。

由于上述问题的存在，通常在本领域中需要进行额外的工艺处理来进行高压晶体管和低压晶体管的电隔离。具体地说，要额外地在高压晶体管的下方形成深阱，用来隔离高压晶体管的偏压和低压晶体管。这种深阱通常是通过向半导体衬底中注入n型或p型杂质来形成的。

如上所述，在本领域中，不断追求着单位空间内的更高器件密度，同时还追求稳定、可靠的器件性能。此外，由于半导体器件的生产过程耗费大量时间和金钱，从经济性上考虑，本领域中对工艺简单但能获得同样效果的生产方法存在需求。

发明内容

本发明的示例性实施例的目的在于克服现有技术中的上述的和/或其他的问题。因此，本发明的示例性实施例提供了一种半导体器件及其制造方法，其能够减少半导体器件的生产工艺步骤、提高生产率、降低制造成本。

鉴于发明人发现的上述问题，根据本发明的一个方面，提供一种半导体器件，包括：第一基板；所述第一基板上方的一个或多个三维存储器阵列；所述三维存储器阵列上方的互联层；所述互联层上方的外围电路；所述外围电路上方的第二基板，其中，所述第一基板和所述第二基板中的至少一个是第一导电类型的基板，且未形成距基板表面达预定深度处的第二导电类型的掺杂阱，且所述第一基板和所述第二基板中的至少一个经减薄。

根据本发明的有限实施方式，在所述半导体器件中，所述预定深度处为距离基板表面1.5μm～3μm之处。

根据本发明的优选实施方式，在该半导体器件的经减薄的基板包括：形成于所述第一导电类型的经减薄的基板中的第二导电类型的第一阱；由所述第二导电类型的第一阱隔离开的第一导电类型的第二阱和第三阱；分别形成于所述第二阱和所述第三阱中的具有第一额定电压的第一开关器件和具有第二额定电压的第二开关器件。

根据本发明的优选实施方式，在所述半导体器件中，由所述第二导电类型的第一阱对所述第一开关器件和所述第二开关器件进行隔离。

根据本发明的另一优选实施方式，所述第一开关器件和所述第二开关器件的栅极氧化层的厚度彼此不相同。

根据本发明的又一优选实施方式，所述第一开关器件的氧化层的厚度为所述第二开关器件的氧化层的厚度的3倍以上。

此外，根据本发明的优选实施方式，所述第一开关器件的氧化层的厚度为300埃以上、所述第二开关器件的氧化层的厚度为100埃以下。

在本发明的进一步的优选实施方式中，所述第一导电类型为p型，所述第二导电类型为n型。

在本发明的优选实施方式中，所述第一额定电压为15到35伏的范围中，所述第二额定电压低于5伏。

根据本发明的另一方面，提供一种半导体器件的制造方法，包括如下步骤：在第一基板上形成一个或多个三维存储器阵列；在第二基板上形成外围电路；将所述第一基板和所述第二基板结合，使得所述第一基板和所述第二基板的形成有导电图案的表面面向彼此；将所述第一基板或所述第二基板中的至少一个进行减薄，其中，所述第一基板或所述第二基板中的至少一个未形成距基板表面达预定深度处的与基板的导电类型不同的导电类型的掺杂阱。

根据本发明的优选实施方式，在形成所述外围电路的步骤中进一步包括如下步骤：提供第一导电类型的第二基板；在所述基板中形成第二导电类型的第一阱；形成由所述第二导电类型的第一阱隔离开的第一导电类型的第二阱和第三阱；分别在所述第二阱和所述第三阱中形成具有第一额定电压的第一开关器件和具有第二额定电压的第二开关器件。

根据本发明的优选实施方式，由所述第二导电类型的第一阱对所述所述第一开关器件和所述第二开关器件进行隔离。

根据本发明的另一优选实施方式，形成厚度彼此不相同的所述第一开关器件的栅极氧化层和所述第二开关器件的栅极氧化层。

根据本发明的又一优选实施方式，所述第一开关器件的氧化层的厚度为所述第二开关器件的氧化层的厚度的3倍以上。

根据本发明的进一步的优选实施方式，所述第一开关器件的氧化层的厚度为300埃以上、所述第二开关器件的氧化层的厚度为100埃以下。

此外，在本发明的优选实施方式中，所述第一导电类型为p型，所述第二导电类型为n型。

在本发明的优选实施方式中，所述第一额定电压为15到35伏的范围中，所述第二额定电压低于5伏。

通过上述的半导体器件及其制造方法，能够减少半导体器件的生产工艺步骤、提高生产率、降低制造成本。不仅如此，还能确保所生产的半导体器件可具有与常规生产的半导体器件媲美的电特性以及可靠性。

通过下面的详细描述、附图以及权利要求，其他特征和方面会变得清楚。

附图说明

通过结合附图对本发明的示例性实施例进行描述，可以更好地理解本发明，在附图中：

图1是示出根据本发明的一个实施例的三维存储器阵列及其外围电路的示意性框图；

图2是示出根据本发明的一个实施例的三维存储器阵列及外围电路的示意性截面剖视图；

图3是示出根据本发明的一个实施例的三维存储器阵列及外围电路的制造步骤的示意性流程图；

图4是示出本发明的一个实施例的外围电路的半导体器件的制造方法的示意性流程图；

图5是示出本发明的一个实施例的外围电路的半导体器件的制造方法的各步骤之后的结构的示意性截面图；

图6是示出本发明的另一个实施例的外围电路的半导体器件的制造方法的示意性流程图；

图7是现有技术的形成有半导体器件的半导体基板的截面图。

具体实施方式

以下将描述本发明的具体实施方式，需要指出的是，在这些实施方式的具体描述过程中，为了进行简明扼要的描述，本说明书不可能对实际的实施方式的所有特征均作详尽的描述。应当可以理解的是，在任意一种实施方式的实际实施过程中，正如在任意一个工程项目或者设计项目的过程中，为了实现开发者的具体目标，为了满足系统相关的或者商业相关的限制，常常会做出各种各样的具体决策，而这也会从一种实施方式到另一种实施方式之间发生改变。此外，还可以理解的是，虽然这种开发过程中所作出的努力可能是复杂并且冗长的，然而对于与本发明公开的内容相关的本领域的普通技术人员而言，在本公开揭露的技术内容的基础上进行的一些设计，制造或者生产等变更只是常规的技术手段，不应当理解为本公开的内容不充分。

除非另作定义，权利要求书和说明书中使用的技术术语或者科学术语应当为本发明所属技术领域内具有一般技能的人士所理解的通常意义。本发明专利申请说明书以及权利要求书中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“一个”或者“一”等类似词语并不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同元件，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，也不限于是直接的还是间接的连接。

此外，在说明书和权利要求书中，不可避免地对制造方法的各步骤进行了罗列，本领域普通技术人员将理解此种表述不是限定性的。不仅可能包括所罗列步骤之外的步骤，各步骤之间的顺序也可以更改。

图1是是示出根据本发明的一个实施例的三维存储器阵列及其外围电路的示意性框图。图1中示意性地示出了三维存储器阵列即NAND阵列模块10以及闪存的外围电路20的模块。此处，用三维存储器来表示了存储器，但本领域普通技术人员将理解3D闪存不限于NAND结构，例如，还可以是NOR存储器等，其他结构的存储器也可包容于此处。用附图标记20表示了存储器的外围电路20。外围电路20通常可用来控制存储器中各存储单元的选择、存储器的读写、存储器的各种控制等。典型地，在外围电路20中包括额定电压较高的HV半导体器件和额定电压较低的LV半导体器件。此处的HV、LV都是相比较而言的，不限于特定的限制。在本申请的优选实施例中，HV半导体器件的额定电压大于15伏，更优选为在15到35伏的范围中。在本申请的优选实施例中，LV半导体器件的额定电压小于5伏，更优选为3.3V左右。在本公开中，根据半导体器件中载流子的种类，有时将HV、LV器件称作NHV、NLV器件。但本领域普通技术人员将理解，PHV、PLV也是可行的。本公开不旨在对半导体器件的载流子的种类作出具体限定。此外，HV半导体器件有时在下文和权利要求书中称作第一开关器件，LV半导体器件有时称作第二开关器件。

图1是存储器电路的三维存储器阵列10和外围电路20的示意性框图，图1仅仅是示意性的，并非表示三维存储器阵列10和外围电路20形成在同一衬底中，而是从电路结构出发，便于理解本发明而示出的，其表明三维存储器大致包括存储器阵列和外围电路，且通过存储器阵列和外围电路的控制两者的协作，来实现三维存储器。图2是描绘三维存储器阵列10和外围电路20叠层后的结构的大致示意图。大致而言，存储器阵列10和外围电路20分别形成在第一基板100和第二基板200中。在分别形成存储器阵列10和外围电路20后，通过结合工艺将第一基板100和第二基板200结合在一起，最终形成叠层结构。将第一基板和第二基板结合在一起时，将第一基板100的形成有存储器阵列10的表面和第二基板200的形成有外围电路20的表面面向彼此。

在优选实施例中，在存储器阵列10的上方形成有第一互连层，在外围电路20的上方形成有第二互连层，通过结合工艺将第一互连层和第二互连层彼此结合，从而形成互连层300。此外，第一互连层与第二互连层之间的黏结界面可直接形成于第一互连层和第二互连层之间，或者，黏结界面可形成于第一互连层上的第一绝缘层与第二互连层上的第二绝缘层之间。例如，绝缘层可以是氧化硅、氮化硅等。

再次回到图2，该存储器的叠层结构而言，完成制造后的从下至上结构为第一基板100、第一基板100上方的存储器阵列10、存储器阵列10上方的互连层300、互连层300上方的外围电路20、外围电路20上方的第二基板200。应当理解，上述图示仅仅是示意性的，并非表示仅包括上述层结构，也不表示在各层结构之间不存在其它层间结构，上述结构并非是穷尽性的。该存储器阵列10是典型的三维存储器阵列结构，可形成有多层绝缘层、导电层、贯通各叠层的通孔、通孔与各叠层之间的隧道层、以及隧道层和叠层之间的存储单元层等。

在本发明的优选实施例中，第一基板100、第二基板200的导电类型可以是n型、可以是p型。此外，第一基板100、第二基板200为p型基板时，它们中的至少一个基板中不形成深n阱。深n阱是形成在距离基板表面预定深度处的掺杂阱，可起到电隔离的作用。

上文中的距离基板表面预定深度处为距离基板表面约1.5μm～3μm之处。

当然，应当理解深n阱亦可形成为深p阱，相应地调整半导体基板的导电类型以及其中注入的载流子导电类型即可。下文中，将举例说明不形成深n阱的具体情形。例如，以形成于第二基板中的外围电路的制造为例进行说明。但本领域普通技术人员将理解对于存储器阵列中不形成深n阱，也可起到相似效果。诸如，可减少与形成深n阱相关的步骤，具体为、涂胶、光刻、蚀刻、注入、清洗、退火等。

此外，对于结合后的半导体器件，将第一基板100或第二基板200的至少一方的背面减薄。例如，第一基板100减薄、第二基板200减薄、或基板100和200均减薄。

经背面减薄后，在单晶硅上方形成用于电连接的触点，例如I/O焊盘。将焊盘与基板前表面的互连层进行连接时，通过形成穿过基板深度方向的通孔，从而将基板背面的焊盘与基板前表面的互连层电连接。当本申请的基板中不形成与基板表面相距预定深度处的深n阱，上述通孔不会穿过该深n阱区。

图3中示出了制造存储器电路的大致流程图，根据本申请的制造方法，在步骤S100中，将三维存储器阵列形成于第一基板上；

在步骤S200，将外围电路形成于第二基板上；

在步骤S300，将第一基板和第二基板彼此结合，结合时形成有电路的第一基板和第二基板的表面面向彼此；

在步骤S400，对于结合后的基板背面进行减薄处理。

例如，可仅减薄第一基板，仅减薄第二基板，或者减薄第一基板和第二基板两者。减薄后，可露出基板的单晶层，例如单晶硅层，其厚度可介于150nm到50μm之间，在更有限实施例中，单晶层厚度可介于200nm到5000nm之间。

当然，本领域普通技术人员将理解，步骤S100和步骤S200是可以互换的，并没有顺序上的限制。此外，在制造存储器阵列或外围电路时，在基板上可省略深n阱的形成。深n阱是距离基板预定深度处的掺杂阱。上文中的距离基板表面预定深度处为距离基板表面约1.5μm～3μm之处。此外，步骤S300中可使用本领域中常规使用的各种黏结技术，例如热处理、粘合处理等等。

接着，参照图4，对本申请的外围电路20中的NHV、NLV器件的制造方法进行详细说明。图5是示出本发明的一个实施例的外围电路的半导体器件的制造方法的示意性流程图。

如图所示，首先，在第一步骤S1中，提供p型半导体基板1。该半导体基板可以是各种类型的基板，例如硅基板、SiC基板、GaAs基板等。而且，从另外的视角而言，还可以是外延基板。此外，半导体基板1不限于p型基板，可根据需要选择n型基板、本征i型基板等。在下文和权利要求书中，为了说明的简便，使用p型基板进行描述。此外，将p型称之为第一导电类型，将n型称之为第二导电类型。

在步骤S2中，在基板上涂覆光刻胶，形成位于基板上的光刻胶层2。对光刻胶进行烘干等必要工艺处理后，将其转送至曝光区域。光刻胶的种类、厚度等应根据后续步骤而进行优化。

在步骤S3中，利用形成有n阱图案的掩膜，对光刻胶层2进行曝光，在该光刻胶层2的表面形成将形成n阱的区域。换言之，要使即将形成n阱的区域所对应的基板表面裸露。

接着，在步骤S4，对基板进行离子注入，以便形成n阱。该n阱可用来将HV器件和LV器件进行隔离。因此，该n阱亦可称之为隔离阱。由于本申请中，以n阱作为优选实施例，注入的杂质是施主杂质，例如磷P，砷As，锑Sb等。当然，本领域普通技术人员可知晓，应根据要形成的阱的种类来选择合适的杂质以及注入能量。此外，注入后的退火等工艺也应根据所形成的阱的需求而改变。

接着，在步骤S5中，去除光刻胶层2，在后续步骤中，例如步骤S6中形成HVP阱、LVP阱等。虽然此处表示为步骤S6，并不是要限定HVP阱和LVP阱要同时形成。这里仅仅是列出了必要的工艺流程而已。HVP阱和LVP阱可在不同步骤中形成，亦可重叠地进行注入，例如，形成LVP阱，接着在进行LVP阱注入后的区域，再注入杂质，形成杂质密度更高的HVP阱。

之后，在步骤S7，在形成有n阱、HVP阱、LVP阱等的基板上，形成栅极氧化层。在优选实施例中，HV器件的栅极氧化层和LV器件的栅极氧化层的厚度不同，在更优选实施例中，HV器件的栅极氧化层的厚度比LV器件的栅极氧化层的厚度更厚，HV器件的栅极氧化层的厚度可以是LV器件的栅极氧化层的厚度的3倍以上。例如，HV器件的栅极氧化层的厚度可以高于300埃，LV器件的栅极氧化层的厚度薄于100埃，在更优选实施例中，LV器件的栅极氧化层大致为70埃。

后续地，在步骤S8中，形成介质沉积、蚀刻、互连线图案化等。

最后，在步骤S9，对形成有各器件的基板进行结合处理，与形成有存储器阵列的基板结合在一起。

总言之，本发明的半导体器件的制造方法中，无需在HV器件的下方，例如，在距离基板表面约1.5～3μm之处，形成深n阱。由于无需形成深n阱，因此，也无需进行与形成深n阱相关的各工艺步骤，例如，省去了光刻胶涂覆、曝光、离子注入、退火、去除光刻胶等工艺。在现有技术中，通常在进行阱注入后，进行退火来激活所注入的离子。因此，通常，也需要进行退火。

接下来，参照图5，对本公开的外围电路中所包括的器件的截面结构进行说明。在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

在图5(a)中，表示了所提供的半导体基板的剖面，由附图标记1来表示。

在图5(b)中，示出了基板1上的光刻胶图层2。光刻胶层2通过本领域公知的任意涂覆技术来形成、诸如涂覆、溅射、沉积等。光刻胶层2的材料、厚度等可根据要进行的后续步骤而定，例如，可根据后续离子注入的能量、时间等来确定。

在图5(c)中示出了对光刻胶层2进行曝光后的截面。从图中可看出，在基板1的表面上裸露了2个区域，即，该2个部分的光刻胶层2被去除。该2个部分是后续进行离子注入来形成n阱的区域。虽然图中示出了2个区域，这仅仅是示意性的。在一个半导体基板上将形成诸多这种裸露的半导体表面，以供后续地离子注入，从而形成隔离阱，在各HV器件和LV器件之间进行电隔离。

在图5(d)中示出了进行离子注入时的半导体基板的截面图。在进行离子注入时，留在半导体基板1的表面上的光刻胶层2可阻挡离子注入到该部分的下方。在裸露的半导体基板的表面，将有离子注入，后续形成n阱。

在图5(e)中示出了形成有n阱的半导体基板1的截面图。在该图中，光刻胶层2已去除，且经过一些必要的步骤，例如退火等将离子激活，从而形成n阱11。该n阱可将HV器件和LV器件进行隔离，由此降低漏电流、降低功耗。

在图5(f)中示出了经过后续必要步骤而形成有HVP阱和LVP阱的半导体器件的截面图。本领域普通技术人员应理解，HVP阱、LVP阱可根据需要按照不同顺序形成，例如可先形成HVP阱、再形成LVP阱，或者顺序可相反。再或者，HVP阱和LVP阱的离子注入步骤有可能发生部分重叠。例如，在形成LVP阱时，向要形成HVP阱的部分也注入离子，之后，再对HVP阱区域进行离子注入。本申请的发明人不旨在限定阱形成步骤的顺序。只要能实现器件的功能，任何制造顺序也是可以的。

接着，在图5(g)中示出了形成栅极之后的外围电路的截面图。从图3(g)可以看出，由n阱11对HV器件和LV器件进行了隔离，且在由n阱围住的区域的基板表面，分别形成了HV器件的栅极氧化层、LV器件的栅极氧化层、HV器件的栅极以及LV器件的栅极。HV器件的额定电压通常高于15伏，优选为在15伏到35伏的范围内，LV器件的额定电压通常低于5伏，优选为3.3伏左右。在优选实施方式中，HV器件的栅极氧化层厚于LV器件的栅极氧化层，在更优选的实施方式中，HV器件的栅极氧化层的厚度是LV器件的栅极氧化层厚度的3倍以上，更优选为4倍以上。例如，具体为，HV器件的栅极氧化层的厚度可以大于300埃，LV器件的栅极氧化层的厚度小于100埃，可能是70埃。

图5中形成的n阱又可称之为n阱保护环或隔离阱，其足以将上述HV器件和LV器件进行电隔离，使得LV器件不受HV器件的偏压干扰。

接着，参照图6，对本申请的另一实施方式的半导体器件的制造方法进行说明。为了使发明的目的更加突出，省略了一部分步骤。

在步骤S11，提供p型硅基板，本领域普通技术人员应理解，这仅仅是说明性的，不是限定性的。

之后，在步骤S12，基板中形成HVP阱、LVP阱。形成P阱后，可进行去除光刻胶层2、退火等处理，之后，后续再进行n阱形成处理。在步骤S13，通过涂覆光刻胶、曝光、注入、退火等工艺，形成n阱，由此形成HV器件和LV器件的电隔离。

之后，在步骤S14，形成HV器件的栅极氧化层、LV器件的栅极氧化层、HV栅极、LV栅极等。在说明过程中，对本领域中常规使用的步骤进行了省略，以便突出发明的重点。例如，去除光刻胶后的清洗等都被省略，以避免使发明的重点变得模糊。

HV器件的额定电压通常高于15伏，优选为在15伏到35伏的范围内，LV器件的额定电压通常低于5伏，优选为3.3伏左右。在优选实施方式中，HV器件的栅极氧化层厚于LV器件的栅极氧化层，在更优选的实施方式中，HV器件的栅极氧化层的厚度是LV器件的栅极氧化层厚度的3倍以上，更优选为4倍以上。例如，具体为，HV器件的栅极氧化层的厚度可以大于300埃，LV器件的栅极氧化层的厚度小于100埃，可能是70埃。

在图7中示出了现有技术的3D闪存的外围电路截面图。从图中可清楚地看到现有技术中的外围电路中不仅形成有n阱，在半导体器件的下方还形成有深n阱3。深n阱用来将HV器件和LV器件电隔离。形成此类深n阱需要额外的光刻胶涂覆步骤、显影及曝光光刻胶的步骤、离子注入、退火及激活、以及去除光刻胶的步骤等。消耗的时间长、工艺更复杂、成本也随之上升。

但本公开中，通过优化HV的n阱的离子注入、栅极氧化层的厚度控制等，无需形成深n阱，而是可通过n阱保护环就可将HV器件和LV器件进行电隔离。不仅简化了工艺步骤、节省了时间和成本，且在可靠性和产品合格率方面也没有损失。此外，由于不需要进行上述步骤，还省略了与上述步骤相关的掩模的制造。电路的设计成本也得以降低。

此外，形成有存储器阵列的基板也可不包含深n阱，且该基板亦可减薄。通过上述具体实施例可理解，存储器阵列中不形成深n阱并进行减薄亦可实现相似技术效果。

本发明不仅可用于三维存储器的存储器阵列以及外围电路中，还可用于其它需要将HV器件和LV器件电隔离的情形。本公开可广泛运用于背面减薄后进行封装的器件的制造中。

尽管本文中为了突出发明的特点，仅对重要部分进行了描述，但本领域普通技术人员应理解，本发明所涉及的半导体器件及其制造方法还包括常规的其它结构、其它步骤、或者某些步骤的顺序可改变。

上面已经描述了一些示例性实施例。然而，应该理解的是，可以做出各种修改。例如，如果所描述的技术以不同的顺序执行和/或如果所描述的系统、架构、设备或电路中的组件以不同方式被组合和/或被另外的组件或其等同物替代或补充，则可以实现合适的结果。相应地，其他实施方式也落入权利要求的保护范围内。

Claims (18)

1.一种半导体器件，包括：

第一基板；

所述第一基板上方的一个或多个三维存储器阵列；

所述三维存储器阵列上方的互联层；

所述互联层上方的外围电路；

所述外围电路上方的第二基板，

其中，所述第一基板和所述第二基板中的至少一个是第一导电类型的基板，且未形成有距基板表面达预定深度处的第二导电类型的掺杂阱，且

所述第一基板和所述第二基板中的至少一个经减薄。

2.如权利要求1所述的半导体器件，其特征在于，所述预定深度处为距离基板表面1.5μm～3μm之处。

3.如权利要求1所述的半导体器件，其特征在于，经减薄的基板进一步包括：

形成于所述第一导电类型的所述经减薄的基板中的第二导电类型的第一阱；

由所述第二导电类型的第一阱隔离开的第一导电类型的第二阱和第三阱；

分别形成于所述第二阱和所述第三阱中的具有第一额定电压的第一开关器件和具有第二额定电压的第二开关器件。

4.如权利要求3所述的半导体器件，其特征在于，由所述第二导电类型的第一阱对所述第一开关器件和所述第二开关器件进行隔离。

5.如权利要求3所述的半导体器件，其特征在于，所述第一开关器件和所述第二开关器件的栅极氧化层的厚度彼此不相同。

6.如权利要求5所述的半导体器件，其特征在于，所述第一开关器件的氧化层的厚度为所述第二开关器件的氧化层的厚度的3倍以上。

7.如权利要求6所述的半导体器件，其特征在于，所述第一开关器件的氧化层的厚度为300埃以上、所述第二开关器件的氧化层的厚度为100埃以下。

8.如权利要求1所述的半导体器件，其特征在于，所述第一导电类型为p型，所述第二导电类型为n型。

9.如权利要求3所述的半导体器件，其特征在于，所述第一额定电压在15到35伏的范围中，所述第二额定电压低于5伏。

10.一种半导体器件的制造方法，包括如下步骤：

在第一基板上形成一个或多个三维存储器阵列；

在第二基板上形成外围电路；

将所述第一基板和所述第二基板结合，使得所述第一基板和所述第二基板的形成有导电图案的表面面向彼此；

将所述第一基板或所述第二基板中的至少一个进行减薄，

其中，所述第一基板或所述第二基板中的至少一个未形成有距基板表面达预定深度处的与基板的导电类型不同的导电类型的掺杂阱。

11.如权利要求10所述的制造方法，其特征在于，所述预定深度处为距离基板表面1.5μm～3μm之处。

12.如权利要求10所述的制造方法，在形成所述外围电路的步骤中进一步包括如下步骤：

提供第一导电类型的所述第二基板；

在所述第二基板中形成第二导电类型的第一阱；

形成由所述第二导电类型的第一阱隔离开的第一导电类型的第二阱和第三阱；

分别在所述第二阱和所述第三阱中形成具有第一额定电压的第一开关器件和具有第二额定电压的第二开关器件。

13.如权利要求12所述的制造方法，其特征在于，由所述第二导电类型的第一阱对所述第一开关器件和所述第二开关器件进行隔离。

14.如权利要求12所述的制造方法，其特征在于，形成厚度彼此不相同的所述第一开关器件的栅极氧化层和所述第二开关器件的栅极氧化层。

15.如权利要求14所述的制造方法，其特征在于，所述第一开关器件的氧化层的厚度为所述第二开关器件的氧化层的厚度的3倍以上。

16.如权利要求15所述的制造方法，其特征在于，所述第一开关器件的氧化层的厚度为300埃以上、所述第二开关器件的氧化层的厚度为100埃以下。

17.如权利要求12所述的制造方法，其特征在于，所述第一导电类型为p型，所述第二导电类型为n型。

18.如权利要求12所述的制造方法，其特征在于，所述第一额定电压在15到35伏的范围中，所述第二额定电压低于5伏。