TW201814912A - 具有降低電容可變性的半導體設備中的電容結構 - Google Patents

具有降低電容可變性的半導體設備中的電容結構 Download PDF

Info

Publication number
TW201814912A
TW201814912A TW106128586A TW106128586A TW201814912A TW 201814912 A TW201814912 A TW 201814912A TW 106128586 A TW106128586 A TW 106128586A TW 106128586 A TW106128586 A TW 106128586A TW 201814912 A TW201814912 A TW 201814912A
Authority
TW
Taiwan
Prior art keywords
semiconductor region
capacitor
region
substrate
doped semiconductor
Prior art date
Application number
TW106128586A
Other languages
English (en)
Other versions
TWI648860B (zh
Inventor
阿爾班 阿卡
馬猶 伊格納西 柯提斯
湯姆 何曼
安德爾 史德尼柯
艾爾 梅迪 巴利利
Original Assignee
美商格芯（美國）集成電路科技有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商格芯（美國）集成電路科技有限公司 filed Critical 美商格芯（美國）集成電路科技有限公司
Publication of TW201814912A publication Critical patent/TW201814912A/zh
Application granted granted Critical
Publication of TWI648860B publication Critical patent/TWI648860B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一種電容器，例如一N阱電容器，其位於一半導體設備中，並包含有一浮動半導體區域，其允許該電容器的該通道區域的一負偏壓，同時抑制進入該基板的深度的滲漏。在此方法中，N阱基電容器可在設備級中予以提供，並在一相當寬的電壓範圍內具有一本質上平坦的電容/電壓特性。因此，可使用半導體基N阱電容器取代形成於金屬化系統中的交替極性電容器。

Description

具有降低電容可變性的半導體設備中的電容結構
一般而言，本揭露關於半導體設備，如積體電路，其中，基於例如RF應用等優越的設備性能及/或擴展設備功能，除了如電晶體等主動電路元件之外，被動電路元件，特別是電容器也必須予以提供。
隨著半導體行業的不斷進步，可以製造出摻雜有大量的電路元件的積體電路，例如電晶體等。除了電晶體元件，其通常以數位轉換器及/或類比組件的形式提供以控制該半導體設備內部的電壓及/或電流，還有整合額外功能至一單一半導體設備中的不斷發展，從而於一單芯片(SoC)上形成更完整的系統。因此，除了通常使用的用於去耦以及訊息儲存目的的電阻和電容之外，被動電路元件，例如電感、電容等，必須在越來越多的積體電路中實現。
例如，許多製造業的戰略為在複雜積體電路設計中引入電容結構，例如，作為去耦電容，用於穩定例 如，工作電壓，特別是在關鍵設備區域內，其中，快速切換電晶體元件可能會導致適度的高瞬態電流。為此，例如基於半導體的電容結構，在主動半導體材料中具有一電極，其可有目的地設置於該半導體設備中的適當位置，從而降低電源電壓波動。在其他情況下，多個電容器已被納入以形成儲存區域，如動態RAM區域。在這些儲存區域中，一個位元(bit)的訊息通常使用一個電容器以及一個相關的電晶體進行儲存，其中，從實現以高位元密度方面來看，電容器通常作為深溝槽電容器而被提供，然其中可能需要形成一深溝槽並用導電材料和絕緣材料適當填充該溝槽的額外的複雜製程步驟。
當在一半導體設備的“設備”級別(即半導體材料中或半導體材料上)中提供電容結構時，其也用於形成該主動電路元件，例如，基於公認的CMOS技術的矽基積體電路中的邏輯區域的精密電晶體，由於這些結構在例如電容/面積比，中等頻率的頻率響應等方面相對具有優越性，其優選的實施方式是作為NMOS電容器。因此，在CMOS積體電路中的NMOS電容器已在設備結構中被廣泛的採用，從而，這些NMOS電容器代表了設備級別的“標準”電容器類型。出於此原因，已開發出許多適當的製程策略，並可用於和設備級別中的電晶體一起形成此類NMOS電容器。
在半導體製造的最新發展中，不僅電路元件的臨界尺寸，如電晶體的閘極長度等，不斷減小，因此目 前到達的閘極長度為30奈米並且大大減少了平面電晶體的配置，同時在降低功耗以及增加功能方面也已得到了解決。例如，對於一積體電路中的時間臨界信號路徑(time critical signal paths)而言，基於高K介電材料與含金屬電極材料組合的複雜閘極電極結構可能經常被使用，從而減小了靜態閘極漏電流，同時還提供了閘極介電的一個非常低的氧化物等效厚度，這是適當的靜態閘極控制所必要的。一般而言，在更小的時間臨界電路區域，具有增加厚度的閘極介電材料結合中等高電源電壓的電晶體元件被用於設備的設計中。
除了在保持積體電路高性能的同時降低整體功耗的一般追求之外，也有實現增強功能的被動電路區域的額外需求，例如，通過合併射頻組件，相應的，其可為一積體電路提供卓越的連接性功能。因此，越來越多的電感以及電容結構被納入積體電路的設計中，其中，某些要求得到滿足，特別是通過電容器，在相對於功能性、穩定性等方面。例如，在許多應用中，需要一個電容器以允許在具有交替極性的一電壓的基礎上進行操作，因此在電容結構的總體設計上施加了一定的限制。例如，眾所周知，例如為一NMOS電容器的一電容器，例如通過使用包括一閘極介電材料且具有適當尺寸及組成的“閘極電極結構”作為一電容器的介電質，而形成於主動半導體材料中，一方面，由此產生的電容器將取決於由電容“板”之間的距離決定的電容。在這裡，閘極電極材料是電容器的一電極， 半導體材料是作為第二電容電極，其中，這些電極被閘極介電材料所隔離，由此，乍看之下，定義出了電極的距離。此外，介電材料的介電特性是決定電容的另一個因素。除去這些結構上決定性的影響，另一方面，電容將隨著施加到“閘極”電極結構的電壓而顯著變化。也就是，類似於典型的電晶體的功能，閘極電壓控制著電容器本體內的載流子的分佈，其基本上是一個具有適當選擇的橫向尺寸的電晶體本體，因此，閘極電壓顯著地影響著電容器的有效電容。
請參考第1圖至第3圖，現在將描述一傳統的現有技術中的NMOS電容器，其是在傳統設計概念的基礎上形成的，用於在一半導體設備的設計級中提供一電容結構。
第1圖示意性的示出了一半導體設備100的一截面圖，正如之前所述，其可包括多個電路元件，例如電晶體等，為了簡化說明，這些元件未在第1圖中示出。除了這些未予圖示的電路元件之外，半導體設備100包括形成於一半導體材料101(其通常為一矽基板)之中以及之上的一電容結構150。根據半導體工業的傳統標準，基板101可為一P型摻雜基板材料。應瞭解的是，基板101可沿著一深度方向延伸，即，在第1圖中，指向第1圖的底部的一垂直方向，以具有例如幾百微米的一厚度。
一隔離結構102，例如為一淺溝槽隔離(STI)的一溝槽隔離結構形成於基板101的一表層中，從而根據 整體設計需求橫向定義出電容結構150的尺寸。隔離結構102也可以一局部氧化隔離區域的形式提供，視依形成半導體設備100的整體製程策略而定。隔離結構102的一垂直延伸至基板101的深度可取決於所使用的製程策略。由隔離結構102所橫向定義的區域內，具有一N型摻雜半導體區域103，其也可稱為一N阱。因此，半導體區域103通常具有類似於需要一N阱摻雜的任何其他的電路元件(如電晶體)的一摻雜分佈。如上所述，由於在頻率響應方面以及普遍增加的電容/面積比方面所表現出的優越特性，N阱電容器已成為基於一半導體材料形成的電容結構的一優先選擇。
此外，在半導體區域103中，一適當數量的重摻雜半導體區域，其也可被稱為接觸結構，由接觸結構110A,110B以及110C或通常表示為接觸結構110予以單獨表示。接觸結構110可包含一適當的接觸金屬，其在第1圖中以112A,112B,112C表示，並連接至一接觸墊或接觸終端，在此以一線114予以象徵性表示。應瞭解的是，除了重摻雜半導體區域111A,111B,111C(統稱為重摻雜半導體區域111)之外，接觸結構110A,110B,110C的任何其他元件都被理解為符號表示，而這並不反映實際執行情況。例如，可基於良好的接觸機制而形成相應的含金屬區域以接觸重摻雜半導體區域111，其也適用於諸如電晶體等其他任何電路元件。
此外，電極結構120A,120B(統稱為電極結構 120)是基於材料以及製程策略而形成，其也與形成電晶體元件的閘極電極結構的製造製程相兼容。也就是，除了橫向尺寸之外，電極結構120基本上具有與任何閘極電極結構相同的配置，包括一介電層123，其形成於半導體區域103上並作為電容結構150的介電材料。根據半導體設備100的複雜程度，介電層123可由介電材料所組成，如二氧化矽、氮化矽、氮氧化矽、高K介電材料，或上述材料的任意組合。同樣地，物理厚度及等效的氧化厚度可基本上對應於在半導體設備100中所提供的至少一種類型的電晶體的閘極電極結構的類似特性。另外，一電極材料121A,121B，其可為兼容於設備100的整體設計以及製程策略的任何合適的導電材料，形成在與一適當的側壁間隔結構122A，122B相結合的介電材料123上。當通過任何適當的互連方式而適當地彼此電性連接時，通過一線124示意性表示的電極結構120則可代表電容結構150的一電極。應注意的是，在這種情況下，相對於電極材料121A,121B的材料組成，通常使用與至少一種類型的電晶體閘極電極兼容的一配置，因此，重摻雜的多晶矽、非晶矽、含金屬功函數金屬以及含金屬材料層可被用於電極材料121A,121B中，取決於整體製程以及設備需求。
當操作電容結構150時，可以在電極結構120與基板101(其通常為接地電位)之間施加一電壓，從而形成電容結構150的一第二電極結構。因此，對於一給定電壓，即，對於一給定“閘極”電壓，區域103中的電荷 載流子分佈將取決於該電壓。由於對結構150所產生的電容的一個貢獻來自於電荷載流子分佈，例如一空間電荷區域的寬度，介面等處的一導電通道的存在，以及另一個貢獻來自於建設標準，即厚度以及介電層123的類型及其橫向尺寸，可以觀察到有效電容對於施加電壓具有一顯著依賴性。因此，在電容結構150上施加的一基本恒定的電壓，可以獲得一基本恒定的電容。如上所述，尤其在行業中，一N阱電容結構由於相較於基於P阱的電容器具有增加的電容/面積比而被使用。在第1圖所示的實施例中呈現了一“耗盡型”結構，其中，重摻雜區域111以及N阱區域103具有相同的導電類型。
如前所述，隨著對於半導體設備中的電容的需求越來越大，必須在施加於電容器的電壓的一定範圍內提供一基本恒定的電容。例如，在具有RF功能的一單芯片上實現一多或少的完整系統可能需要必須在變化的電壓下工作，甚至在交替極性的電壓下工作的電容器，這使得電容結構150低於期望，原因如下。
第2圖示出了圖形200，其描繪了連接該“閘極”電極結構以及與基板101連接的一終端的電容結構150的一變化“閘極”電壓的電容進程，即施加於線路124的一電壓。在第2圖中顯示了電壓201的一範圍，其期望具有一基本恒定的電容。在另一方面，曲線202定性地說明瞭電容在範圍201內的變化。在本示例中，範圍201的一所需寬度對應於-3.3至+3.3V。如第2圖所示，由於電荷 載流子積聚於介電層123的附近，如第1圖所示的結構150的電容在3.3V及更高的一電壓下具有一適度高電容。然而，對於零電壓而言，可以觀察到電容的一顯著下降，這可能導致在-3.3V及以下的電壓下的一最小電容，其在所期望的電壓範圍201內總體上可能導致50%以上的一個下降。由於電容的這種顯著變化被認為不適用於需要一基本恒定電容的應用中，因此已採用了其他的方法。
為此，電容結構可能頻繁地使用於半導體設備100的金屬化系統(未圖示)中，其通常包括具有導線(如鋁線、銅線等)的多個金屬化層，並由各層中一適當的介電材料所隔開。此外，多個堆疊金屬化層的各獨立層通常是由所謂的通孔連接，並嵌入在一適當的介電材料中，從而啟用一個高度複雜的佈線系統，用於將設備級中的電路元件與接觸墊連接起來，其可能最終被用於連接半導體設備100與周邊元件。通常情況下，在金屬化系統中所提供的電容結構必須由兩個電容電極的交叉的金屬線形成，因此，在各單體電極指以及其上分佈有各自的電容結構的多個金屬化層之間需要一具體的連接機制。作為一個結果，可能需要複雜的處理，特別是必須提供一複雜金屬化系統以實現允許電容器的電壓獨立運行以及為使用交替極性電壓特別提供電位的電容結構。此外，在金屬化系統中形成的各電容結構的位置限於金屬化系統內的特定區域，因此降低了設計靈活性。也就是說，此類電容器的位置的垂直偏移量以及水平偏移量是設備級中一所期望的設 計定位所需要的，其可能會不當地影響電容器的整體效率。
在另一方面，通過將電容結構150的工作點移位以便在所期望的電壓範圍內獲得一基本平坦的電容特性不是一個可期望的選項，其將參考第3圖進行討論。
第3圖示出了圖形300，其中，曲線302B基本上對應於第2圖的曲線202，而曲線302A代表了在偏置接觸結構110(即線114，參見第1圖)之後，電容對電壓的依賴性。其呈現出一個將獲得所需的基本平坦的電容/電壓的特性。然而，將這種機制應用於電容結構150會導致區域103與基板101(其仍然位於接地電位)之間的各自PN結的一個偏置。其結果是，由於驅動PN結進入或接近導電狀態，使得此選項由於明顯洩露而不理想。
鑒於上述情況，本揭露涉及一種技術，其中，一電容結構可以表現出顯著降低變化的理想的電容/電壓的特性，從而避免或至少減少一個或多個上述問題的影響。
下面提供本發明的一簡化摘要，以便對於本發明的某些方面提供基本的理解。本摘要不是對於本發明的詳盡概述。它的目的不是為了確定本發明的主要元件或關鍵元件，或者劃定本發明的範圍。它的唯一目的是以簡化的形式呈現一些概念，以作為後續討論的更詳細描述的前言。
通常，本揭露提供一種電容結構以及操作該電容結構的方法，其中，該電容結構可基於該電容器的“通 道區域”中的一所需導電類型，與其他任何半導體基電路元件(如電晶體)一起被提供於該設備級中，其中，於示例性實施例中，可基於一N阱摻雜而被提供。為此，可以設置具有適當導電類型的半導體區域的一適當的堆棧，以確保朝向該基板材料的電容結構的一高度隔離，從而通過有效避免一各自PN結的一直接偏壓而抑制對接地端的滲漏。例如，於示例性實施例中，一浮動的，即非接觸式的半導體區域可將該電容結構的一“通道區域”與一下層阱區域電性隔離，進而對該基板材料提供隔離。
本文的一示例性實施例涉及一種電容結構。該電容結構包括形成於該第一摻雜半導體區域的一部分上的一介電區域，並具有一第一導電類型。此外，一電極結構形成於該介電區域上。該電容結構還包括形成於該第一摻雜半導體區域之下的一第二摻雜半導體區域，並具有該第一導電類型。該電容結構還包括一第三摻雜半導體區域，其在一深度方向設置於該第一與第二摻雜半導體區域之間以在該深度方向勾畫(delineate)該第一摻雜半導體區域，其中，該第三摻雜半導體區域具有與該第一導電類型相反的一第二導電類型。此外，該電容結構包括具有該第二導電類型的一摻雜基板，其中，該摻雜基板通過該第二半導體區域與該第一以及第三半導體區域隔離。
本文的另一示例性實施例涉及一種電容結構。該電容結構包括形成於一N型導電的第一半導體區域下方的一P型導電的浮動半導體區域。該浮動半導體區域 將該第一半導體區域與一N型導電的第二半導體區域隔離。此外，該電容結構具有一P型導電的基板材料，其與該第二半導體區域接觸。此外，一介電層形成於該第一半導體區域的一部分上以及一電極結構形成於該介電層上。
本文的另一示例性實施例涉及一種操作一半導體設備的一電容結構的方法。於該方法中，該電容結構包括形成於一N型導電的第一半導體區域下方的一P型導電的浮動半導體區域，其中，該浮動半導體區域將該第一半導體區域與一N型導電的第二半導體區域隔離。此外，該電容結構具有一P型導電的基板材料，其與該第二半導體區域接觸。一介電層形成於該第一半導體區域上以及一電極結構形成於該介電層上。基於此電容結構，該方法包括施加一負偏置電壓至該第一半導體區域。此外，該方法包括使用該電極結構作為一第一電容電極，以及使用至少一該第二半導體區域以及該基板作為一第二電容電極。
100‧‧‧半導體設備、設備
101‧‧‧半導體材料、基板
102‧‧‧隔離結構
103‧‧‧半導體區域、區域、N阱區域
110‧‧‧接觸結構
110A、110B、110C‧‧‧接觸結構
111‧‧‧重摻雜半導體區域、重摻雜區域
111A、111B、111C‧‧‧重摻雜半導體區域
112A、112B、112C‧‧‧接觸金屬
114‧‧‧線
120‧‧‧電極結構
120A、120B‧‧‧電極結構
121A、121B‧‧‧電極材料
122A、122B‧‧‧側壁間隔結構
123‧‧‧介電層、介電材料
124‧‧‧線、線路
150‧‧‧電容結構、結構
200‧‧‧圖形
201‧‧‧電壓、電壓範圍
202‧‧‧曲線
300‧‧‧圖形
302A、302B‧‧‧曲線
400‧‧‧半導體設備、設備
401‧‧‧基板材料、基板、材料
401A‧‧‧接地電位
402A、402B‧‧‧隔離結構
403‧‧‧第一半導體區域、半導體區域、區域、電性隔離區域
404‧‧‧半導體區域、區域、浮動區域、浮動半導體區域
405‧‧‧半導體區域、區域
406‧‧‧半導體區域
407‧‧‧P型半導體材料
410‧‧‧接觸結構
410A、410B、410C‧‧‧接觸結構
411‧‧‧重摻雜半導體材料、重摻雜區域、重摻雜半導體區域、半導體區域
412‧‧‧含金屬材料
414‧‧‧指示線、佈線
420‧‧‧電極結構
420A、420B‧‧‧電極結構
421‧‧‧電極材料
422‧‧‧間隔結構
423‧‧‧介電層、介電區域
424‧‧‧線、符號線
430‧‧‧接觸結構
431‧‧‧重摻雜半導體區域、重摻雜半導體材料、半導體區域
434‧‧‧終端、線、符號線
435‧‧‧接觸結構
450‧‧‧電容結構、結構
500‧‧‧圖示
502B‧‧‧曲線
D‧‧‧深度方向
本揭露可通過參考下列詳細描述結合圖式進行理解，其中，相似的元件符號指代相似的元件，且其中：第1圖為示意性說明基於N阱的一傳統技術電容設計的一截面圖；第2圖示出了用於顯示傳統製程的電容器設計相對於一電容電壓的電容變化的圖示；第3圖示出了用於描述在施加一適當的偏置電壓時，依賴於傳統製程電容設計的電容/電壓的移位的圖 示；第4圖為根據本揭露的示例性實施例，示意性地示出了具有減少變化的電容/電壓特性的一電容結構的一截面圖；以及第5圖為根據示例性實施例，示出了顯示第4圖的電容結構的一偏置以及非偏置狀態的電容/電壓特性中的差異。
雖然本文公開的申請標的容易受到各種修改和替代形式的限制，但是其具體實施例已經通過圖式中的示例的方式示出，並在此予以詳細描述。然而，應當理解，本文對具體實施例的描述並不旨在將本發明限於所公開的特定形式，相反，其目的在於涵蓋所有屬於所附申請專利範圍限定的本發明的精神和範圍內的所有修改，均等物和替代方案。
為了說明的目的，在下面的描述中，闡述了許多具體細節以便提供對示例性實施例的透徹理解。然而，顯而易見的是，示例性實施例可以在沒有這些具體細節或具有等效安排的情況下予以實施。在其他情況下，以方框圖形式示出眾所周知的結構和設備，以避免不必要地干擾示例性實施例。此外，除非另有其他說明，所有在說明書以及申請專利範圍中所使用的表示組成的數量、比率和數值特性、反應條件等的數字應被理解為在所有實例中可用“約”來進行修改。
現將參照圖式描述本揭露。為了說明的目的，圖式中僅示意性的描繪了各種結構、系統、以及設備，以免本揭露的細節與本領域技術人員所熟知的細節相混淆。然而，圖式納入本揭露的示例性實施例的描述及說明。本文所使用的單詞及短語應被理解和解釋為具有與相關領域的技術人員對這些單詞和短語的理解一致的含義。一術語以及短語的特殊定義，即與本領域技術人員所理解的不同于普通或習慣意義的定義，並非意圖通過本文中的術語或短語的一致使用來暗示。在術語或短語意圖具有特定含義的範圍內，即除了本領域技術人員所理解的意義之外，這種特殊定義將以說明書中明確規定的方式予以明確規定，其定義方式直接且明確的提供了術語或短語的特殊定義。
本揭露的示例性實施例是基於一適當摻雜的、適當尺寸的，以及適當定位的半導體區域可允許從一基板材料進行一充分隔離的發現的基礎上，該基板材料通常連接到接地電位，從而避免形成於一傳統N阱基電容器中的該對應PN結的一非期望的直接偏置。因此，與電容器介電質接觸的該半導體區域，也被稱為可被偏置的電容器“本體”或“通道”以適當將工作點移位。該電容結構的適當移位的工作點提供了在施加至電容結構的電壓的一期望範圍內顯著減小電容/電壓變化的可能性。特別是，可以建立具有交替極性的一電容器的功能，其可被操作以在一指定的電壓範圍內具有一所需的減小的電容變異性。為 此，可提供具有至少一浮動半導體區域的摻雜區域的一堆棧，以便特別地隔離與朝著該基板材料的該電容器介電質相接觸的一上覆半導體區域或電容器通道。
在此方面，應當瞭解，任何位置訊息或狀態都應被理解為指示一區域或元件相較於一半導體設備的該基板材料的位置或方向。在這個意義上，一“垂直”方向或“深度”方向應被理解為基本正交於一表面區域的一方向，於該表面區域之中或之上形成有電路元件，例如電晶體等。更具體而言，該深度方向為指向該基板的一垂直方向，並指向於與其上或其中形成有半導體基電路元件的該表面區域相對的一基板表面。因此，一第一層或區域被設於一第二區域或層“之下”或“下方”應被理解為一區域或層的最高邊緣接近該第二基板表面，即與該主動半導體材料相對的該表面代表其中或其上形成有電路元件的該表面區域。相似的方式，諸如“上方”，“之上”之類的術語應被理解為表示沿該深度方向或該垂直方向的一位置關係，其中，相對於該第二基板表面的該距離增大。類似的方式，諸如“水平”或“橫向”之類的術語應被理解為表示基本平行於任何一該基板表面的一方向或位置。
請參考第4圖以及第5圖，現將進一步描述說明性實施例。
第4圖示意性地示出了一半導體設備400的一截面圖，該半導體設備400可主要包括為實現所考慮的該電路設計功能所需的一適當數量的電路元件，例如電晶 體、電阻器等。為了方便起見，第4圖中沒有顯示設備400的任何其他附加電路元件。設備400包括一電容結構450，其可具有允許結構450操作的一配置，以實現一所需的電容/電壓特性，其將於後續進行更為詳細的討論。為此，電容結構450可包括一基板材料401，其可被理解為適合在其上或其中形成在設備400中所需的電路元件的任何適當的半導體材料。於示例性實施例中，基板401可包括一矽基半導體材料，而在其他情況下，可以使用任何其他適當的半導體材料，例如矽/鍺，矽/碳等。於示例性實施例中，基板材料401可包括一特定摻雜分佈，以便向材料401賦予一某種類型的導電性。於一示例性實施例中，基板材料401應被理解為一P型基板材料，即具有P型導電性的一材料。也就是，基本上P型摻雜劑的濃度高於任何N摻雜劑的一濃度。還應當瞭解的是，基板材料401，也可被稱為基板，其本身可以代表形成于一載體材料上的一半導體層，例如一半導體材料或一絕緣材料，如果這種絕緣體上半導體(SOI)配置被認為合適的話。因此，基板材料401可沿著一深度方向D延伸，即第4圖中的垂直方向，其延伸範圍可從幾百奈米至幾百微米，取決於整體的設備需求，其中，一額外的載體材料可被提供於基板材料401的下方。
此外，可在基板材料401的一表面區域形成一第一半導體區域403，其在示例性實施例中可被摻雜以具有一期望的導電類型(在一示例性實施例中，導電類型 為一N型導電性)。基板材料的表面區域通常可以被稱為一主動半導體層，其中或其上還提供有電路元件，特別是電晶體元件。半導體區域403的橫向尺寸可通過一隔離結構402A被定義，例如一溝槽隔離，通過局部氧化所獲得的一隔離結構等，正如先前第1圖所討論的。此外，一個或多個電極結構420(在實施例中顯示為兩個電極結構420A,420B)的一個或多個介電層423可形成於根據電容結構450的整體設計以及設備需求而具有橫向尺寸的半導體區域403上。
如上所述，介電層423可以具有被認為適合於特定半導體設備400的任何配置及組成物。例如，可以使用複雜的高K介電材料及/或其他“傳統”介電材料，如二氧化矽、氮化矽、氮氧化矽或其任何組合，以符合整體設備的需求。同樣地，介電層423的物理厚度及等效氧化厚度可進行選擇，以獲得半導體區域403與電極結構420A,420B之間所需的電容耦合。在一些示例性實施例中，介電層423的物理厚度可為7nm或以下。電極結構420可以由任何理想的材料所組成。例如，電極結構420可具有與同電容結構450結合所形成的至少一種類型的電晶體的閘極電極結構的類似配置，除了橫向尺寸之外。例如，一電極材料421可包括“傳統”導電材料，例如多晶矽和/或非晶矽，及/或可能與適當的功函數種類等相結合的更複雜的含金屬材料，例如含鈦、鉭等導電材料。電極材料421可由一適當的間隔結構422橫向定義，間隔結構422具有 用於其它電路元件的處理所需的配置以及材料組合物。一個或多個電極結構420可以連接到一終端(未圖示)，以允許一所需電位的施加，其中，任何連接均用線424予以表示。
此外，可以形成一個或多個接觸結構410以連接至半導體區域403，其中，一指示線414可代表用於連接具有所需電位的接觸結構410的所需任何互連結構，在本文中也可被稱為一偏置電位。接觸結構410在第4圖中所示實施例提供有三個接觸結構410A,410B,410C，然而，也可設置任何其他數量的接觸結構，如果認為合適，可以具有一配置，正如前述參考第1圖所討論的。也就是說，可以提供一重摻雜半導體材料411，在本實施例中顯示為一N型摻雜半導體材料，以連接半導體區域403。此外，可以提供任何適當的高導電性材料，如含金屬材料412，其相應地可能最終連接至任何適當的終端(未予顯示)，以允許偏置電壓施加於一接觸結構410以及一半導體區域403。應瞭解的是，在其他示例性實施例中，如果合適的話，重摻雜區域411可具有P型導電性。
在半導體區域403的下方，可提供一摻雜的半導體區域404，其中，區域404的導電類型可以與區域403的導電類型相反。在一示例性實施例中，半導體區域404具有P型導電性。此外，如圖所示，半導體區域404可以通過隔離結構402A在橫向方向上至少部分地被勾畫。因此，由於區域403與404相互接觸，形成一PN結， 從而有效的電性隔離區域403與形成在半導體區域404下方的任何區域。垂直相鄰於區域404形成有一進一步摻雜的半導體區域405，其具有與半導體區域404的導電類型相反的一導電類型。因此，於一示例性實施例中，半導體區域405具有P型導電性。
如上所述，屬於“下方”或“之下”應被理解為，在深度方向D上，區域404與基板材料401之間的一距離小於區域403與基板材料401之間的一距離。此外，在一些示例性實施例中，半導體區域404可能是一個浮動的或非接觸式的半導體區域，由於其可由隔離結構402A在橫向方向上至少部分的被勾畫，並可與其任何其他周圍的反向摻雜的半導體區域形成一PN結。也就是說，由於區域403與404之間形成的PN結以及由於半導體區域404在一方面與半導體區域405之間形成的PN結，以及半導體區域404在另一方面與跟區域405具有相同導電類型的一半導體區域406之間形成的PN結，區域403有效地與基板材料401電性隔離。換句話說，半導體區域405可具有與基板材料401相反的導電類型，從而與區域404隔離，以及由於區域405的橫向尺寸大於半導體區域404的橫向尺寸，因此區域403與基板材料401隔離。
此外，還可提供一進一步的接觸結構430以通過半導體區域406連接半導體區域405，從而使一所需電壓施加於區域405，如果認為適合於電容結構450的運行。接觸結構430可包括一重摻雜半導體區域431，其可 具有與區域405以及406的導電類型相同的導電類型，以使一終端434與區域405之間建立一電性連接。對於終端或線434，也應當瞭解其是連接重摻雜半導體材料431至例如一終端的一符號所表示的任何互連結構，終端為提供於相應的金屬化系統(未予圖示)之中或之上。
接觸結構430可與通過合理設計以連接至基板材料401的一接觸結構435橫向隔離，從而使材料401與一理想電位(在示例性實施例中為接地電位401A)形成一連接。為此，接觸結構435可包括與基板材料401具有相同導線類型的一重摻雜半導體材料，其通過結合一P型半導體材料407以最終連接至基板材料401。應瞭解的是，接觸結構430與接觸結構435之間的橫向隔離，以及由此與基板材料401之間的隔離可通過形成於這些材料的介面之間的相應PN結予以實現。同樣地，隔離結構430與浮動區域404可通過形成於這些區域的介面處的相應PN結予以隔離。
第4圖所示的半導體設備400可根據下述的製程流程予以形成。
於提供具有基板材料401的一基板之後，基板材料401可為用於形成於設備400中的各獨立電路元件的任何適當的半導體材料，可以根據整體策略繼續執行製造製程，例如，通過形成隔離結構402A,402B，隔離結構402A,402B為通過已知的策略而形成，例如包括形成適當的硬遮罩層，例如氧化層，氮化層等，以及根據已知的光 刻及蝕刻技術進行圖案化。在其他情況下，于形成隔離結構402A,402B之前，可以執行其他製程步驟，例如，根據整體需求，通過磊晶生長技術等在半導體設備400的至少一些區域中生長半導體材料。例如，應變特性，電荷載流子遷移率等可通過在某些設備區域中沉積一個或多個不同的半導體材料來做局部地調整。在其他情況下，用於定義具體的半導體特性的任何此類製程可在形成隔離結構402A,402B之後予以執行。
例如，在一些情況下，可以通過沉積一摻雜的半導體材料等而形成具有期望導電類型以及摻雜分佈的特定的半導體區域。在其他情況下，通過適當的植入製程序列，可以在基板材料401內部建立一理想的摻雜分佈，在此期間通常還形成各電晶體元件相應的阱區。例如，在此植入製程期間，可形成一適當的光遮罩以暴露半導體區域405的側面區域，因此，其可對應於一植入序列，可獲得各電晶體對應的深阱區，例如，在高電壓及/或電流等下操作的功率電晶體。
在第4圖所示的示例性實施例中，相應的深阱植入提供了與基板材料401電性隔離的一N型摻雜區域。同樣的，浮動半導體區域404可基於一注入序列而形成，在此期間，提供了各電晶體元件的任何標準的P阱。為此，適當的調整相應的遮罩機制，以在相應在的植入製程期間暴露區域404的側面。因此，在示例性實施例中，不需要額外的遮罩以及圖案化製程來獲得浮動半導體區域 404。
同樣地，電晶體元件的N阱區的形成過程中，一相應的遮罩機制可應用以允許各自對應的摻雜種類的引入，從而形成連接至仍將形成的接觸結構430的半導體區域406。應瞭解的是，如果在為區域406以及區域404植入摻雜種類的序列期間(即在形成P型以及N型電晶體的阱區的製程序列期間)沒有獲得半導體區域403的一理想的導電類型，可在基於一額外的光遮罩上執行一進一步的植入製程。在其他實施例中，可調整阱摻雜製程的製程參數以獲得區域403中的一剩餘淨摻雜，例如一N型摻雜。在其他示例性實施例中，一P型摻雜種類可以被納入區域404及/或N型摻雜種類中，如果需要，也可被納入區域403中。也就是說，在示例性實施例中，可根據在線執行的P阱以及N阱的阱植入製程，於區域403中建立一N型導電，而在其他情況下，額外的摻雜種類可通過一額外的遮罩植入步驟而被納入。
作為一個結果，一方面用於提供一電容“板”，另一方面用於確保與接地的基板材料401充分隔離的半導體區域堆棧，可以使用一相應的適合的遮罩機制並在標準阱植入序列的基礎上完成，而若需要，可以應用一額外的植入製程。
接著，根據在半導體設備400的其他區域中形成電晶體元件所需的製程策略，可以形成具有介電層423的電極結構420。例如，介電層423可以與在半導體設 備400中所提供的至少一種類型的電晶體的閘極電極結構的介電材料一起形成。因此，可以使用任何已知的製程策略。例如，介電層423的形成可涉及沉積及/或氧化技術，取決於所形成的介電材料的種類而定，例如與複雜的高K介電材料結合的“傳統”介電材料，而在其他情況下，可以基本形成一占位符閘極電極結構(placeholder gate electrode structure)，其中，複雜的介電材料可以在非常後段的製造階段中形成。
而後，合適的導電材料，其也用於閘極電極結構，可根據已知的製程策略而進行沉積以及圖案化處理，其中，“閘極”電極結構420的橫向尺寸是由電容結構450的各自的需求所定義。在圖案化電極結構420之後，可根據典型的電晶體形成製程而繼續執行下一製程，例如，通過沉積以及圖案化間隔結構422的介電材料並與各自的注入序列相結合而形成重摻雜汲極以及源極區域，從而還形成重摻雜半導體區域411,431以及連接至基板材料401的接觸結構435中的重摻雜半導體材料。另外，在這種情況下，可在形成互補電晶體的重摻雜汲極以及源極區域的製程序列期間，獲得電容結構450中的不同摻雜區域。應瞭解的是，適當的退火製程可以在任何適當的製造階段進行，以激活相應的摻雜劑和再結晶植入損傷(re-crystallize implantation-induced damage)。
在示例性實施例中，可以形成重摻雜區域，如源汲區域以及半導體區域411,431，以及接觸結構435中 的重摻雜半導體材料，除了使用植入技術或作為植入技術的一替代，在一原位摻雜磊晶製程的基礎上，可以建立具有上升源汲區域的一設備結構。也就是說，在一些示例性實施例中，用於區域431,411以及接觸結構435的重摻雜半導體材料可基於一磊晶生長製程而進行沉積，其中，一適當的摻雜種類濃度可以被納入沉積環境(deposition atmosphere)中以沉積一重摻雜半導體材料。若需要，可以預先凹陷對應的區域以獲得重摻雜半導體區域的一理想的“深度”。在一些示例性實施例中，可以執行磊晶生長製程，使得區域411,431的重摻雜半導體材料的最終獲得表面高於介電區域423與區域403的材料之間的介面的一水平。這樣的一配置被稱為具有上升源汲區域的一架構，通常在相應的電晶體元件中也可獲得這種上升的配置。
在一些實例性實施例中，可以在這些區域形成重摻雜半導體材料以在基板水平(即，由介電區域423以及區域403的半導體材料所形成的介面的水平)的上方延伸10-30nm。磊晶生長的生產環境可進行調整，以在重摻雜半導體區域中獲得在5×1019至5×1021cm-3之間的一摻雜水平，也就是5×1019至5×1021每立方厘米摻雜原子。為此，當形成磊晶生長的重摻雜半導體區域時，摻雜種類例如硼和磷可分別用於N型和P型區域。
而後，可通過形成一適當的接觸水平，例如沉積一個或多個介電材料，來繼續執行該製程，在其中形成接觸孔並使用任何適當的導電材料填充這些開口。而 後，可形成一金屬化系統以符合設備400的整體佈線要求。在形成接觸水平以及金屬化系統的期間，也可以建立符號線424,434，以及414的佈線。
因此，可根據已知的製程策略形成電容結構450，在一些示例性實施例中，無需任何額外的製程步驟以及製程配方沒有實質性的變化，除了修改一個或多個光遮罩，而在其他情況下，只有一小數量的額外製程步驟被使用，從而確保在整個複雜製程中，基本上沒有增長或只有非常溫和的增長。
在操作電容結構450時，一個或多個電極結構420可以作為一電容器電極，而半導體區域405(即接觸結構430)及/或基板401(即接觸結構435)可以作為其他電容器電極。如果在電容電壓的一特定範圍內需要減少變化的一電容/電壓特性，可對通過接觸結構410對半導體區域403施加一偏置電壓以適當的移位電容結構450的工作點，正如上述第3圖所討論的。然而，由於對區域403的有效隔離，可以獲得一顯著的不同的特性，如下所述。
第5圖顯示了一圖示500，其中，曲線502B說明一電容器對於電容電壓的依賴度，即當基本沒有偏置電壓被施加於接觸結構410時，施加於電極結構420的電位。應瞭解的是，至少基板材料401是處於接地電位401A。從第5圖可以很明顯的看出，當施加至電極結構420的一電壓處於大約0.5-5.0V或更高的範圍時，可以獲得電容結構450的電容的一相應減少變化。在另一方面，當例如-5V 的一個負偏置電壓被施加於接觸結構410，並從而施加於區域403時，第5圖中的工作點被移位至左側。因此，可以在一個相對較寬的電容電壓範圍內獲得一減少變化的電容/電壓特性。例如，在一示例性實施例中，可以調整電容結構以便在±4.0V的交替極性範圍內進行操作，其中，電容的變化接近5%或更小。正如所討論的，對於具有一給定的結構配置的電容結構450而言，可通過適當地調整負偏置電壓來完成此工作。在另一示例性實施例中，對於施加在±3.3V的範圍內的電壓而言，可以調整偏置電壓，以獲得3%或更少的變化的電容。
因此，本揭露提供了一種電容結構及其操作方法，其中，可以有效的操作基於一N阱配置的一電容器，以在一規定的電壓範圍內展現出一減小的電容/電壓特性。為此，與電容介電材料接觸的半導體區域可通過結合例如伴隨該偏置電位的一浮動的或非接觸式的半導體區域，以與基板材料進行有效隔離，從而通過位於該浮動半導體區域下方的一另一半導體區域的設置方式，基本上防止任何滲漏進入到半導體設備的深度中。同時，在隔離的半導體區域(即電容器通道)的附近，電位保持在一高值。
上述所揭露的實施例僅為說明性，本領域技術人員在得益于本文的教示下，可以不同但均等的方式對本發明進行修改和實踐。例如，上面所述的處理步驟可以以不同的順序執行。此外，除申請專利範圍所述之外，對本文所示的架構及設計的細節沒有任何限制。因此，顯而 易見的是，上述公開的特定實施例可以被替換或修改，並且所有這些變化都被考慮在本發明的範圍和精神中。因注意的是，所使用的術語，如用於描述本說明書及所述申請專利範圍中的不同步驟和結構的“第一”、“第二”、“第三”、“第四”，僅用作此類步驟/結構的簡寫引用，並不一定意味著以有序的序列執行/形成這樣的步驟/結構。當然，取決於精確的申請專利範圍語言，可能需要或需不要這類步驟的一有序序列。因此本申請的權利保護範圍，應如申請專利範圍所列。

Claims (20)

  1. 一種電容結構，包括：一介電區域，其形成於具有一第一導電類型的一第一摻雜半導體區域的一部分上；一電極結構，其形成於該介電區域上；一第二摻雜半導體區域，其形成於該第一摻雜半導體區域的下方並具有該第一導電類型；一第三摻雜半導體區域，其在一深度方向上設置於該第一摻雜半導體區域以及該第二摻雜半導體區域之間，以於該深度方向勾畫該第一摻雜半導體區域，該第三摻雜半導體區域具有與該第一導電類型相反的一第二導電類型；以及一摻雜基板，其具有該第二導電類型，並通過該第二半導體區域與該第一半導體區域以及該第三半導體區域隔開。
  2. 如申請專利範圍第1項所述之電容結構，還包括連接至該第一摻雜半導體區域的一第一接觸結構。
  3. 如申請專利範圍第2項所述之電容結構，還包括連接至該第二摻雜半導體區域的一第二接觸結構。
  4. 如申請專利範圍第3項所述之電容結構，其中，該電極結構以及該第一接觸結構與該第二接觸結構形成於該摻雜基板的一相同側面的上方。
  5. 如申請專利範圍第4項所述之電容結構，還包括連接至該摻雜基板的一基板接觸結構，其中，該基板接觸結構 以及該第一接觸結構與該第二接觸結構形成於該摻雜基板的該相同側面的上方。
  6. 如申請專利範圍第1項所述之電容結構，其中，該第三摻雜半導體區域為一非接觸式半導體區域。
  7. 如申請專利範圍第1項所述之電容結構，其中，至少一進一步的介電區域形成於該第一摻雜半導體區域的一第二部分上，以與該介電區域橫向隔離。
  8. 如申請專利範圍第3項所述之電容結構，其中，該第一接觸結構與該第二接觸結構包括磊晶生長原位摻雜上升半導體材料形式的重摻雜半導體區域。
  9. 如申請專利範圍第1項所述之電容結構，其中，該磊晶生長原位摻雜上升半導體材料以大約5×10 19至5×10 21cm -3的一摻雜濃度在由該介電區域以及該第一摻雜半導體區域所形成的一介面的上方延伸大約10-30nm。
  10. 如申請專利範圍第1項所述之電容結構，其中，該第一導電類型為一N型導電類型。
  11. 一種電容結構，包括：一P型導電的浮動半導體區域，其形成於一N型導電的第一半導體區域的下方，該浮動半導體區域將該N型導電的第一半導體區域與一N型導電的第二半導體區域隔離；一P型導電的基板材料，其接觸該第二半導體區域； 一介電層，其形成於該第一半導體區域的一部分上；以及一電極結構，其形成於該介電層上。
  12. 如申請專利範圍第11項所述之電容結構，還包括連接至該第一半導體區域的一第一接觸結構。
  13. 如申請專利範圍第11項所述之電容結構，還包括連接至該第二半導體區域的一第二接觸結構。
  14. 如申請專利範圍第11項所述之電容結構，還包括連接至該基板材料的一基板接觸結構。
  15. 如申請專利範圍第13項所述之電容結構，其中，該第一接觸結構與該第二接觸結構包括磊晶生長原位摻雜上升半導體材料形式的重摻雜半導體區域。
  16. 如申請專利範圍第15項所述之電容結構，其中，該磊晶生長原位摻雜上升半導體材料以大約5×10 19至5×10 21cm -3的一摻雜濃度在由該介電區域以及該第一摻雜半導體區域所形成的一介面的上方延伸大約10-30nm。
  17. 如申請專利範圍第11項所述之電容結構，其中，至少一進一步的介電區域形成於該第一半導體區域的一第二部分上，以與該介電區域橫向隔離，且其中，一進一步的電極結構形成於該進一步的介電層上。
  18. 一種操作一半導體設備的一電容結構的方法，該電容結構包括：一P型導電的浮動半導體區域，其形成於一N型 導電的一第一半導體區域的下方，該浮動半導體區域將該第一半導體區域與一N型導電的第二半導體區域隔離；一P型導電的基板材料，其接觸該第二半導體區域；一介電層，其形成於該第一半導體區域上；以及一電極結構，其形成於該介電層上；該方法包括：施加一負偏置電壓至該第一半導體區域；以及使用該電極結構作為一第一電容電極以及使用至少一該第二半導體區域以及該基板作為一第二電容電極。
  19. 如申請專利範圍第18項所述之方法，還包括調整該偏置電壓，以獲得施加至變化範圍在±4伏特之間的該第一電容電極與該第二電容電極的一電容變化在5%或更少的一電容電壓。
  20. 如申請專利範圍第19項所述之方法，其中，調整該偏置電壓，以使變化範圍在±3.3伏特之間的一電容電壓的該電容變化維持在3%或更少。
TW106128586A 2016-09-27 2017-08-23 具有降低電容可變性的半導體設備中的電容結構 TWI648860B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/277,583 2016-09-27
US15/277,583 US10283584B2 (en) 2016-09-27 2016-09-27 Capacitive structure in a semiconductor device having reduced capacitance variability

Publications (2)

Publication Number Publication Date
TW201814912A true TW201814912A (zh) 2018-04-16
TWI648860B TWI648860B (zh) 2019-01-21

Family

ID=61685705

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106128586A TWI648860B (zh) 2016-09-27 2017-08-23 具有降低電容可變性的半導體設備中的電容結構

Country Status (3)

Country Link
US (1) US10283584B2 (zh)
CN (1) CN107871730B (zh)
TW (1) TWI648860B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11201205B2 (en) 2019-07-31 2021-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect layout for semiconductor device
US11658177B2 (en) 2020-12-07 2023-05-23 Globalfoundries U.S. Inc. Semiconductor device structures with a substrate biasing scheme

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112530933B (zh) * 2019-09-18 2024-03-22 铠侠股份有限公司 半导体装置
DE102021128601A1 (de) * 2020-12-04 2022-06-09 Globalfoundries U.S. Inc. Integrierte Schaltungsstruktur (IC-Struktur) mit einem Halbleitermaterial mit hoher Impedanz zwischen Substrat und Transistor

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1316871B1 (it) * 2000-03-31 2003-05-12 St Microelectronics Srl Dispositivo elettronico integrato monoliticamente e relativo processodi fabbricazione
US7005708B2 (en) * 2001-06-14 2006-02-28 Sarnoff Corporation Minimum-dimension, fully-silicided MOS driver and ESD protection design for optimized inter-finger coupling
US7741661B2 (en) * 2002-08-14 2010-06-22 Advanced Analogic Technologies, Inc. Isolation and termination structures for semiconductor die
US7956391B2 (en) * 2002-08-14 2011-06-07 Advanced Analogic Technologies, Inc. Isolated junction field-effect transistor
US8089129B2 (en) * 2002-08-14 2012-01-03 Advanced Analogic Technologies, Inc. Isolated CMOS transistors
US6855985B2 (en) 2002-09-29 2005-02-15 Advanced Analogic Technologies, Inc. Modular bipolar-CMOS-DMOS analog integrated circuit & power transistor technology
EP2064232A2 (en) * 2006-09-08 2009-06-03 University of Mississippi Immunostimulatory composition comprising lipoprotein in microalgae extract
US7541247B2 (en) * 2007-07-16 2009-06-02 International Business Machines Corporation Guard ring structures for high voltage CMOS/low voltage CMOS technology using LDMOS (lateral double-diffused metal oxide semiconductor) device fabrication
DE102007041210B4 (de) * 2007-08-31 2012-02-02 Advanced Micro Devices, Inc. Verfahren zur Verspannungsübertragung in einem Zwischenschichtdielektrikum durch Vorsehen einer verspannten dielektrischen Schicht über einem verspannungsneutralen dielektrischen Material in einem Halbleiterbauelement und entsprechendes Halbleiterbauelement
JP2010022931A (ja) * 2008-07-18 2010-02-04 Fujifilm Corp 接着剤はみ出し防止構造を有する超音波探触子
US8264038B2 (en) * 2008-08-07 2012-09-11 Texas Instruments Incorporated Buried floating layer structure for improved breakdown
JP2010129893A (ja) * 2008-11-28 2010-06-10 Sony Corp 半導体集積回路
US8030151B2 (en) 2009-03-27 2011-10-04 National Semiconductor Corporation Configuration and fabrication of semiconductor structure having bipolar junction transistor in which non-monocrystalline semiconductor spacing portion controls base-link length
US8880014B2 (en) 2010-06-07 2014-11-04 Skyworks Solutions, Inc. CMOS RF switch device and method for biasing the same
US8987825B2 (en) * 2013-06-10 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a double deep well
US9087708B2 (en) 2013-08-06 2015-07-21 Texas Instruments Incorporated IC with floating buried layer ring for isolation of embedded islands
US9800204B2 (en) * 2014-03-19 2017-10-24 Stmicroelectronics International N.V. Integrated circuit capacitor including dual gate silicon-on-insulator transistor
US9368487B1 (en) * 2015-01-28 2016-06-14 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with dynamic low voltage triggering mechanism
US9748330B2 (en) * 2016-01-11 2017-08-29 Semiconductor Component Industries, Llc Semiconductor device having self-isolating bulk substrate and method therefor
US10498326B2 (en) * 2016-03-01 2019-12-03 Texas Instruments Incorporated Output driver with power down protection
US9905707B1 (en) * 2016-10-28 2018-02-27 Globalfoundries Inc. MOS capacitive structure of reduced capacitance variability

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11201205B2 (en) 2019-07-31 2021-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect layout for semiconductor device
TWI756695B (zh) * 2019-07-31 2022-03-01 台灣積體電路製造股份有限公司 半導體裝置的互連件佈局
US11961878B2 (en) 2019-07-31 2024-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect layout for semiconductor device
US11658177B2 (en) 2020-12-07 2023-05-23 Globalfoundries U.S. Inc. Semiconductor device structures with a substrate biasing scheme

Also Published As

Publication number Publication date
CN107871730B (zh) 2020-09-18
US10283584B2 (en) 2019-05-07
TWI648860B (zh) 2019-01-21
CN107871730A (zh) 2018-04-03
US20180090558A1 (en) 2018-03-29

Similar Documents

Publication Publication Date Title
US11257764B2 (en) Integrated circuit with backside power delivery network and backside transistor
TWI648860B (zh) 具有降低電容可變性的半導體設備中的電容結構
US10103223B2 (en) High voltage resistor with pin diode isolation
KR20100031094A (ko) 수직 전류 제어형 ｓｏｉ 디바이스 및 그 형성 방법
US9620496B2 (en) Stacked protection devices with overshoot protection and related fabrication methods
KR20190003287A (ko) 고전압 레지스터 디바이스
US9111849B2 (en) High voltage resistor with biased-well
US20040146701A1 (en) Semiconductor substrate having SOI structure and manufacturing method and semiconductor device thereof
TWI654769B (zh) 半導體裝置中之電容結構及其形成之方法
US8263472B2 (en) Deep trench electrostatic discharge (ESD) protect diode for silicon-on-insulator (SOI) devices
WO2014131461A1 (en) Dual sti integrated circuit including fdsoi transistors and method for manufacturing the same
US10319827B2 (en) High voltage transistor using buried insulating layer as gate dielectric
US9397180B1 (en) Low resistance sinker contact
TW201205784A (en) Semiconductor device and its production method
TW202147405A (zh) 雙極性接面型電晶體之改良電氣性能
EP2827373B1 (en) Protection device and related fabrication methods
US7517742B2 (en) Area diode formation in SOI application
US20180277641A1 (en) Method for processing a semiconductor workpiece and semiconductor device
US8823137B2 (en) Semiconductor device
JP2013074288A (ja) 半導体装置
US20080006855A1 (en) CMOS Devices Adapted to Prevent Latchup and Methods of Manufacturing the Same
US10121846B1 (en) Resistor structure with high resistance based on very thin semiconductor layer
KR20130084964A (ko) 반도체 장치
US9825141B2 (en) Three dimensional monolithic LDMOS transistor
KR20130074747A (ko) 반도체 장치