TW202147405A - 雙極性接面型電晶體之改良電氣性能 - Google Patents

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Abstract

本發明係關於一種用於製造一半導體裝置之方法，該方法包含在由一半導體物質製成之一基板上形成至少一雙極性接面型(BJ)電晶體，該BJ電晶體包含連接至一第一井之一第一端子，該第一井形成於該基板中且包含具有一第一摻雜劑濃度之一第一摻雜劑。在該基板上形成至少一非BJ電晶體，該非BJ電晶體包含連接至一第二井之一第二端子，且該第二井形成於該基板中且包含具有相同於該第一摻雜劑之一極性之一第二摻雜劑。該BJ電晶體之該第一摻雜劑濃度高於該非BJ電晶體之該第二摻雜劑濃度。

Description

雙極性接面型電晶體之改良電氣性能
本發明大體上係關於半導體裝置，且特定言之，本發明係關於用於改良雙極性接面型電晶體之電氣性能之方法及系統。
本技術中已知用於將雙極性接面型電晶體(BJT)整合於半導體裝置中之各種技術。
以上描述係作為本領域中相關技術之一般概述呈現，且不應被解釋為承認其包含之任何資訊構成針對本專利申請案之先前技術。
本文中所描述之本發明之一實施例提供一種用於製造一半導體裝置之方法，該方法包含在由一半導體物質製成之一基板上形成至少一雙極性接面型(BJ)電晶體，該BJ電晶體包含連接至一第一井之一第一端子，該第一井形成於該基板中且包含具有一第一摻雜劑濃度之一第一摻雜劑。在該基板上形成至少一非BJ電晶體，該非BJ電晶體包含連接至一第二井之一第二端子，且該第二井形成於該基板中且包含具有相同於該第一摻雜劑之一極性之一第二摻雜劑。該BJ電晶體之該第一摻雜劑濃度高於該非BJ電晶體之該第二摻雜劑濃度。
在一些實施例中，該方法包含在該基板上形成不同於該非BJ電晶體之至少一額外非BJ電晶體，該額外非BJ電晶體包含連接至一第三井之一第三端子，該第三井形成於該基板中且包含一第三摻雜劑，該第三摻雜劑具有(i)相同於該第一摻雜劑之極性及(ii)低於該第一摻雜劑濃度之一第三摻雜劑濃度。在其他實施例中，形成該BJ電晶體、該非BJ電晶體及該額外非BJ電晶體包含：使用一第一遮罩來形成(i)該第一井中之該第一摻雜劑及(ii)該第二井中之該第二摻雜劑；及使用一第二遮罩來形成(i)該第一井中之該第一摻雜劑及(ii)該第三井中之該第三摻雜劑。在其他實施例中，形成該BJ電晶體包含：(i)將該第二摻雜劑植入該第一井中；及(ii)將該第三摻雜劑植入該第一井中。
在一實施例中，植入該第二摻雜劑包含依一第一時間間隔將該第二摻雜劑植入該第一井及該第二井中，且植入該第三摻雜劑包含依不同於該第一時間間隔之一第二時間間隔將該第三摻雜劑植入該第一井及該第三井中。在另一實施例中，形成該BJ電晶體、該非BJ電晶體及該額外非BJ電晶體包含使用一相同摻雜劑物質來形成該第一摻雜劑、該第二摻雜劑及該第三摻雜劑。在又一實施例中，形成該BJ電晶體、該非BJ電晶體及該額外非BJ電晶體之至少一者包含藉由在該第一井、該第二井及該第三井之至少一者上方形成至少三維閘極來形成一鰭式場效電晶體(finFET)。
在一些實施例中，形成該BJ電晶體、該非BJ電晶體及該額外非BJ電晶體之至少一者包含藉由在該第一井、該第二井及該第三井之至少一者上方形成至少二維閘極來形成一平面型場效電晶體(FET)。在其他實施例中，形成該BJ電晶體、該非BJ電晶體及該額外非BJ電晶體之至少一者包含藉由在該第一井、該第二井及該第三井之至少一者上方形成至少一3D-導線閘極來形成一全環繞閘極(GAA)電晶體。在其他實施例中，形成該BJ電晶體包含至少形成(i)具有一射極井之一射極、(ii)具有一基極井之一基極及(iii)具有一集極井之一集極，該射極井及該集極井具有一第一極性且該基極具有與該第一極性相反之一第二極性，且該方法包含在該基板內形成用於使(i)該集極井與(ii)該射極井及該基極井之間絕緣之一隔離井。
另外，根據本發明之一實施例，提供一種裝置，其包含一半導體基板、至少一雙極性接面型(BJ)電晶體及至少一非BJ電晶體。該至少一BJT包含連接至一第一井之一第一端子，該第一井形成於該基板中且包含具有一第一摻雜劑濃度之一第一摻雜劑。該至少一非BJ電晶體包含連接至一第二井之一第二端子，該第二井形成於該基板中且包含具有相同於該第一摻雜劑之一極性之一第二摻雜劑，該BJ電晶體之該第一摻雜劑濃度高於該非BJ電晶體之該第二摻雜劑濃度。
此外，根據本發明之一實施例，提供一種半導體裝置，其包含：(i)至少一雙極性接面型(BJ)電晶體，其藉由在由一半導體物質製成之一基板上製造包含具有一第一摻雜劑濃度之一第一摻雜劑之一第一井且將該第一井連接至一第一端子來形成；及(ii)至少一非BJ電晶體，其藉由在該基板上製造包含具有相同於該第一摻雜劑之一極性之一第二摻雜劑之一第二井且將該第二井連接至一第二端子來形成，該BJ電晶體之該第一摻雜劑濃度高於該非BJ電晶體之該第二摻雜劑濃度。
將自結合附圖之本發明之實施例之以下詳細描述更完全理解本發明，其中：
相關申請案之交叉參考 本申請案主張2020年3月23日申請之美國臨時專利申請案62/993,475號之權利，該案之揭示內容以引用的方式併入本文中。
實施於一些半導體裝置中之類比電路包括雙極性接面型電晶體(BJT)及其他類型之電晶體，諸如(但不限於)單極性場效電晶體(FET)。除BJT之外的電晶體類型在本文中亦指稱非BJT。
此等類比電路之電氣性能尤其取決於電路中BJT之間的匹配電氣性能(例如匹配臨限電壓)。在本發明之內文中，當在一共同電路中實施之BJT之間的一些電氣性能屬性之統計方差小於一指定方差臨限值時，BJT被視為「匹配的」。
本文中所描述之本發明之實施例提供用於藉由改良類比電力之BJT之間的匹配來改良使用先進技術節點實施之類比電路之電氣性能之技術。
先進技術節點用於製造小型電晶體。小電晶體尺寸使先進技術節點(例如5 nm節點)對程序變動高度敏感。因而，在非BJT及BJT之井中使用相同摻雜劑濃度可導致BJT中之雜訊位準提高且因此導致類比電路之BJT之間匹配不足。所揭示之技術克服此挑戰。
在一些實施例中，一半導體裝置包括BJT (例如，在類比電路中實施)及非BJT兩者。在本實例中，裝置包括：(i)單極性核心電晶體，其包括具有一第一摻雜劑濃度之井；(ii)單極性輸入-輸出(IO)電晶體，其包括具有一第二通常較大摻雜劑濃度之井；及(iii) BJT，其包括具有一第三摻雜劑濃度之井。第三濃度通常大於第一摻雜劑濃度及第二摻雜劑濃度以獲得BJT之間的指定匹配。
原則上，當製造半導體裝置時，可藉由使用三個專用遮罩執行至少三組不同離子植入程序來獲得第一摻雜劑濃度、第二摻雜劑濃度及第三摻雜劑濃度，三個專用遮罩之各者暴露各自類型之電晶體之預期位置。然而，此一程序耗時長且導致複雜性及製造成本增加。
在所揭示之實施例中，僅使用以下兩個不同遮罩來高效實施一程序：(i)一第一遮罩，其具有用於在一第一離子植入程序中將離子植入核心電晶體及BJT兩者中之開口；及(ii)一第二遮罩，其具有用於在一第二離子植入程序中將離子植入IO電晶體及BJT兩者中之開口。使用此高效程序，BJT之摻雜劑濃度足以滿足BJT之間的匹配規格。
所揭示之技術在製造包括BJT及非BJT兩者之先進半導體裝置中提供改良權衡。此等半導體裝置之製程中之BJT之間的匹配規格藉由減少離子植入操作之數目來達成。
以上描述係作為本文中將詳細描述之本發明之實施例之一般概述呈現。
圖1係根據本文中所描述之一實施例之具有雙極性接面型電晶體(BJT) 22之一半導體裝置11之一示意圖像說明。
在一些實施例中，裝置11包括BJT 22、核心電晶體33及輸入-輸出(IO)電晶體44。在本實例中，BJT 22配置成陣列12，核心電晶體33配置成陣列14，且IO電晶體44配置於裝置11之周圍處且經組態以在裝置11與外部裝置之間交換信號。此配置依舉例方式提供，且在其他實施例中，除一或多個BJT 22之外，裝置11可包括依任何適合組態配置之任何其他適合類型之電晶體。
在一些實施例中，各BJT 22使用電子及電洞兩者作為電荷載子，且各核心電晶體33及IO電晶體44包括一單極性電晶體或除BJT之外的任何其他適合類型之電晶體。在此等實施例中，BJT 22及電晶體33及44之至少一可包括：(i)平面型場效電晶體(FET)(亦稱為金屬氧化物半導體FET (MOSFET))，其具有形成於BJT 22及電晶體33及44之至少一者之井上方之二維(2D)閘極；或(ii)三維(3D) finFET電晶體，其具有形成於BJT 22及電晶體33及44之至少一者之井上方之3D閘極；或3D全環繞閘極(GAA)電晶體，其具有形成於BJT 22及電晶體33及44之至少一者之井上方之一3D導線閘極；或任何其他適合類型之電晶體。在本實例中，電晶體33及44包括具有由摻雜矽鰭片55及57製成之鰭式閘極之finFET電晶體，且BJT 22亦包括鰭片55及57。在此組態中，鰭片55及57分別包括p型及n型摻雜劑。下文將詳細描述電晶體22、33及44之結構。
現參考展示核心電晶體33之一截面圖之一插圖17。在一些實施例中，裝置11包括在本實例中由矽製成且在本文中指稱一基板50之一半導體基板。
在一些實施例中，基板50可摻雜有p型摻雜劑(其係本實例)或n型摻雜劑。在本發明之內文及申請專利範圍中，術語「p型」係指摻雜有雜質或摻雜劑(諸如硼)以提供易於接受電子之電洞之一半導體區段或結構。此外，術語「n型」係指摻雜有提供移動電子之雜質或摻雜劑(諸如磷)之一半導體區段或結構。應注意，摻雜劑之類型界定裝置11之各電晶體中各自區段或結構之極性及電荷載子(電子及/或電洞)之類型。
在一些實施例中，核心電晶體33形成於裝置11之p型基板50上且包括植入基板50中之具有p型摻雜劑(例如硼)之一p井64及具有n型摻雜劑(例如磷)之一n井65。摻雜劑可使用諸如離子植入之任何適合技術或使用一擴散程序來施加至基板50。井64及65中之摻雜劑濃度通常類似，例如，在約1×1015 個離子/cm3 至約1×1017 個離子/cm3 之間。下文圖2中將詳細描述形成井64及65之程序。
在本發明之內文及申請專利範圍中，用於任何數值或數值範圍之術語「約」或「近似」指示允許組分之部分或集合或一物理參數(諸如厚度)或一物理常數根據本文中所描述之其預期目的發揮功能之一適合尺寸容限。
在一些實施例中，電晶體33包括形成於基板50之表面上之鰭片55及57及下文將描述之磊晶層56及58。在本實例中，鰭片55、p井64及磊晶層56摻雜有p型摻雜劑。電晶體33進一步包括摻雜有n型摻雜劑之一或多個鰭片57、n井65及磊晶層58。
在一些實施例中，磊晶層56及58分別形成於鰭片55及57之上表面上。如插圖17中所展示，磊晶層56及58形成於(i)鰭片55及57與(ii)導電互連件之間，導電互連件在裝置11中實施為層60，通常由銅或任何其他適合導電物質製成。
在一些實施例中，裝置11包括一介電層59 (諸如二氧化矽或任何適合類型之低k介電物質或化合物)，其經組態以使鰭片之間電隔離，使得電荷載子(即，電子及/或電洞)在井內(例如在源極與汲極之間(圖中未展示))及在裝置11之井之間傳導。
在一些實施例中，在裝置11之操作期間，彼此連接之層60及鰭片55及57經組態以分別充當連接至井64及65之端子。在此等實施例中，回應於經由層60施加至電晶體33之電壓，電子及/或電洞傳導於(例如)井之源極與汲極之間以執行裝置11之一電子操作。
現返回參考裝置11之全視圖。在一些實施例中，核心電晶體33經組態以依相對較低電壓(例如，在約0.2 V至約1.2 V之間)操作，而IO電晶體44經組態以依較高電壓(例如，在1.2 V至5.0 V之間)操作以在裝置11與外部裝置之間交換信號，如上文所描述。
現參考展示IO電晶體44之截面圖之一插圖18。在一些實施例中，IO電晶體44包括形成於基板50中之具有p型摻雜劑(諸如硼)之一p井62及具有n型摻雜劑(諸如磷)之一n井63。井62及63可使用離子植入或任何其他適合技術來製造，如上文針對核心電晶體33之井所描述。
在一些實施例中，由於IO電晶體44經組態以依高於核心電晶體33之電壓之電壓操作，所以井62及63之摻雜劑濃度通常大於井64及65中之摻雜劑濃度。在一實施例中，井62及63中之摻雜劑濃度通常類似，例如，在約2×1015 個離子/cm3 至約2×1017 個離子/cm3 之間。下文將在圖2中詳細描述形成井62及63之程序。
在一些實施例中，IO電晶體44進一步包括形成於基板50之表面上之鰭片55及57及介電層59。IO電晶體44進一步包括分別形成於鰭片55及57上之磊晶層56及58及上述導電層60。在裝置11之操作期間，層60及鰭片55及57經組態以分別充當連接至井62及63用於在裝置11與其他裝置之間交換IO信號之端子。
現參考展示彼此相鄰形成之核心電晶體33及IO電晶體44之一截面圖之一插圖19。在本實例中，核心電晶體33之n井65及電晶體44之p井62可彼此接觸形成。
在一些實施例中，井65中之摻雜劑濃度小於井62之摻雜劑濃度，使得裝置11可包括用於防止其間之電荷載子遷移及/或重組之一隔離溝槽(圖中未展示)。在其他實施例中，井62及65中之摻雜劑濃度類似或大致類似，使得井65之n型摻雜劑及井62之p型摻雜劑彼此中和，使得無需實體隔離(例如溝槽)。
現參考展示BJT 22之一實施方案之一俯視圖之一插圖15。在一些實施例中，BJT 22包含一射極73、一基極72及一集極71。各BJT 22可包括一PNP組態或一NPN組態。BJT之組態係基於三個主端子區域(射極73、基極72及集極71)之摻雜類型。一NPN組態包括共用一薄p摻雜區域(本文中亦指稱一p井)之兩個半導體接面，且一PNP組態包括共用一薄n摻雜區域(本文中亦指稱一n井)之兩個半導體接面。本文將詳細展示及描述BJT 22之一截面圖AA。
現參考展示BJT 22之上述截面圖AA之一插圖16。在一些實施例中，BJT 22具有一PNP組態且包括射極73之一p井66、集極71之一或多個p井66及基極72之一或多個n井77。本文將詳細描述BJT 22之整個結構。
在一些實施例中，射極73之p井66及集極71之p井66中之摻雜劑濃度可為類似的，例如，在約3×1015 個離子/cm3 至約3×1017 個離子/cm3 之間。應注意，在此等實施例中，(i) p井66中之摻雜劑濃度近似等於p井62及64中之組合摻雜劑濃度，且n井77中之摻雜劑濃度近似等於n井63及65中之組合摻雜劑濃度。換言之，當所有井之大小類似時，p井66中之摻雜劑之數目近似等於p井62及64中之摻雜劑之組合數目，且類似地，n井77中之摻雜劑之數目近似等於n井63及65中之摻雜劑之組合數目。
在其他實施例中，射極73之p井66中之摻雜劑濃度可不同於集極71之p井66中之摻雜劑濃度。在此等實施例中，(i)集極71之p井66中之摻雜劑濃度近似等於p井62及64中之組合摻雜劑濃度，且n井77中之摻雜劑濃度近似等於n井63及65中之組合摻雜劑濃度。應注意，在兩種組態中，BJT 22之井中之摻雜劑濃度大於(i)核心電晶體33或(ii) IO電晶體44之井中之摻雜劑濃度。此摻雜劑濃度組態使用下文將在圖2中詳細描述之一程序序列來獲得。
在一些實施例中，射極73及各集極71包括連接至p井66之一或多個鰭片55及形成於鰭片55上之磊晶層56，其等全部摻雜有p型摻雜劑。各基極72包括連接至n井77之一或多個鰭片57及磊晶層58，其等全部摻雜有n型摻雜劑。
在一些實施例中，井66及77藉由分別將p型及n型離子植入基板50中來形成，同時鰭片55及57形成於基板50之表面上。
在一些實施例中，BJT 22包括介電層59，其經組態以使鰭片55與57之間電隔離，使得電荷載子(即，電子及/或電洞)在井及形成於基板50中之源極-汲極(圖中未展示)內傳導。
在一些實施例中，BJT 22包括導電層60，其連接至鰭片55及57且經組態以分別充當連接至p井66及n井77之端子。BJT 22進一步包括形成於基板50中之一深n井52，本文中亦指稱一隔離井。在一些實施例中，深n井52充當BJT 22之基極，且n井77充當頂部處之基極接點(例如，使用層58及60)與基極(深n井52)之間的連接。
原則上，適用於具有大尺寸(例如10 μm×10 μm)之BJT之技術節點(例如20 nm節點及更大)支援包括至少BJT及單極性(例如核心)電晶體之裝置之製造。在此等技術節點中，單極性電晶體及BJT之井中之摻雜劑濃度類似(例如上述井64及65中之摻雜劑濃度)。然而，在先進技術節點(例如5 nm節點或7 nm節點)中，在BJT井中使用相同摻雜劑濃度之單極性電晶體井可導致BJT之雜訊位準提高且因此導致給定裝置之BJT之間匹配不足。例如，在裝置11中，形成具有井64及65之相同摻雜劑濃度(例如，在約1×1015 個離子/cm3 至約1×1017 個離子/cm3 之間)之BJT 22之井66及67可引起裝置11之BJT之間不匹配。在此等裝置中，歸因於井之微小大小及與裝置之小尺寸相關之其他物理屬性，一井中摻雜劑之一絕對數目之小變動可導致BJT之間的電氣性能匹配之相對較大變動。
在本發明之內文中，術語「不匹配」係指在一共同裝置中實施之BJT之間的電氣性能(例如臨限電壓及臨限電流)之一統計方差，其大於一指定方差臨限值。BJT (諸如BJT 22)之間的臨限電壓及電流之統計方差通常與1/N成比例，其中N表示BJT之井中之摻雜劑濃度。作為一實例性使用案例，BJT可用作具有一指定電流放大因數之電流放大器。電晶體之電流放大率可由方程式Ic＝β × Ib表示，其中Ic 表示集極電流，Ib 表示基極電流，且β表示放大因數。在此等裝置中，一BJT中摻雜劑之不足濃度會非所要地減小放大因數及/或可導致不同BJT之間的不同放大因數。
在一些實施例中，BJT 22之井中之摻雜劑濃度大於核心電晶體33之井及IO電晶體44之井中之摻雜劑濃度。所揭示之技術實現井66及77中之足夠高摻雜劑濃度以在不增加裝置11之製造流程之程序步驟之情況下改良裝置11之BJT 22之間的匹配電氣性能，如下文將在圖2及圖3中描述。在本實例中，井66及77中之足夠高摻雜劑濃度改良裝置11之BJT 22之間的電氣性能(例如臨限電壓及臨限電流)之匹配。
在BJT 22中，射極73、基極72及集極71具有各自電阻。在一些實施例中，井66及77中之摻雜劑濃度基極72及集極71之串聯電阻且亦改良(例如減小)射極73之電阻。在一些實施例中，串聯電阻減小亦改良BJT 22之頻率回應之範圍。術語「頻率回應」係指一系統或裝置(在本實例中為BJT 22)回應於一刺激之輸出頻譜之一定量測量，且用於特性化BJT 22之動態。
裝置11之此特定組態且具體而言，BJT 22及電晶體33及44依舉例方式展示以說明由所揭示之實施例解決之某些問題且演示此等實施例在增強包括一或多個雙極性接面型電晶體之此等裝置之性能中之應用。然而，所揭示之技術絕不限於此特定種類之實例性裝置及電晶體，而是本文中所描述之原理可類似地應用於其他種類之電子裝置及模組。
圖2係示意性繪示根據本文中所描述之一實施例之用於製造包括BJT 22、核心電晶體33及IO電晶體44之半導體裝置11之一程序序列80之一截面圖的一圖式。
在一些實施例中，本文中所描述之程序序列80之操作及下文將在圖3中描述之製造方法應用任何適合互補金屬氧化物半導體(CMOS)程序，諸如(但不限於)：(a)使用化學氣相沈積(CVD)、有機金屬CVD (MOCVD)、物理氣相沈積(PVD)(本文亦指稱濺鍍)、原子層沈積(ALD)及磊晶層沈積之薄膜(TF)沈積；(b)各種類型之反應性離子蝕刻(RIE)、濕式蝕刻及其他類型之蝕刻程序；(c)基於光阻劑(PR)之光微影；(d)拋光及平坦化程序，諸如化學機械拋光(CMP)或施加聚醯亞胺且自旋以獲得平坦表面或選擇性回蝕程序；(e)各種遮罩移除程序，諸如(但不限於)光阻劑灰化、光阻劑剝離及硬遮罩蝕刻，應注意，蝕刻程序(b)及微影及遮罩移除程序(c及e)之一組合在本文中亦指稱圖案化；及(f)離子植入或擴散程序，其用於在基板50中施加p型及n型摻雜劑以製造上文圖1中所描述之電晶體33及44及BJT 22之p型基板、井及源極-汲極。
在一些實施例中，插圖82、88及90中描述程序序列80之操作，各插圖描述下文將詳細描繪之多個操作。應注意，在一實施例中，插圖82之操作在插圖88之操作之前實施，插圖88之操作在插圖90之操作之前實施。
現參考插圖82。在一些實施例中，通常使用矽之沈積及圖案化程序在基板50之表面上製造鰭片51，如上文所描述。在一實施例中，在製造鰭片51之後藉由離子植入來形成深n井52，因此，預期射極73及基極72之矽鰭片亦摻雜有n型摻雜劑且在本文中指稱鰭片53，如插圖82中所展示。在另一實施例中，可在形成鰭片51之前實施深n井52之形成，使得裝置11之所有鰭片類似且指稱鰭片51。
在一些實施例中，使用任何適合CVD及圖案化程序及接著用於整平介電層59之表面之一或多個CMP程序來使介電層59形成於鰭片51之間。在其他實施例中，在形成鰭片51之前形成介電層59，且隨後在介電層59中圖案化溝槽且藉由沈積鰭片51來填充溝槽，通常使用鰭片51之一CVD程序或一磊晶生長程序。
現參考描繪至少四組離子植入程序操作83、84、85及86之插圖88。應注意，各組離子植入程序操作至少包括：(i)使用一適合遮罩(硬遮罩或光阻劑遮罩)之一圖案界定操作及一光微影程序；(ii)一離子植入程序；及(iii)在執行離子植入程序之後移除遮罩。
在程序操作83 (其在本文中亦指稱核心p井植入)中所展示之一些實施例中，圖案界定暴露BJT 22之p井66、各核心電晶體33之p井64之預期區域及形成於井上之各自鰭片。隨後，將p型摻雜劑植入p井64及66之預期區域及與p井64及66接觸形成之鰭片。
類似地，在程序操作84 (本文中亦指稱核心n井植入)中，圖案界定暴露BJT 22之n井77及各核心電晶體33之n井65之預期區域及與井接觸之各自鰭片。隨後，將n型摻雜劑植入n井77及65之預期區域及與n井77及65接觸形成之鰭片。應注意，在程序操作83及84 (即，核心p井及核心n井植入)之後，結束核心電晶體33之離子植入程序操作，且核心電晶體33之井64及65中之摻雜劑濃度介於約1×1015 個離子/cm3 至約1×1017 個離子/cm3 之間，如上文圖1中所描述。
在程序操作85 (本文中亦指稱IO p井植入)中，圖案界定暴露BJT 22之p井66、各IO電晶體44之p井62之預期區域及與井接觸之各自鰭片。隨後，將p型摻雜劑植入p井62及66之預期區域及與p井62及66接觸形成之鰭片。類似地，在程序操作86 (本文中亦指稱IO n井植入)中，圖案界定暴露BJT 22之n井77及各IO電晶體44之n井63之預期區域及與井接觸之各自鰭片。隨後，將n型摻雜劑植入n井77及63之預期區域及與n井77及63接觸形成之鰭片。應注意，在程序操作85及86 (即，IO p井及IO n井植入)之後，結束BJT 22及IO電晶體44兩者之離子植入程序操作。因此，IO電晶體44之井62及63中之摻雜劑濃度介於約2×1015 個離子/cm3 至約2×1017 個離子/cm3 之間，如上文圖1中所描述。
應注意，在程序操作83至86中，(i)井64及65接收核心井植入物，(ii)井62及63接收IO井植入物，且(iii) BJT 22之井66及77接收核心井植入物及IO井植入物兩者。因此，至少一BJT 22且通常各BJT 22具有比各核心電晶體33及各IO電晶體44之摻雜劑濃度高之一摻雜劑濃度。在本實例中，(i)核心電晶體33之井中之摻雜劑濃度介於約1×1015 個離子/cm3 至約1×1017 個離子/cm3 之間，(ii) IO電晶體44之井中之摻雜劑濃度介於約2×1015 個離子/cm3 至約2×1017 個離子/cm3 之間，且(iii) BJT 22之井中之摻雜劑濃度介於約3×1015 個離子/cm3 至約3×1017 個離子/cm3 之間，其等總和為核心電晶體33及IO電晶體44之井中之組合摻雜劑濃度。
在一些實施例中，藉由將(i)核心井植入及(ii) IO井植入之遮罩用於BJT 22之植入，離子植入程序無需專用程序步驟及遮罩用於將離子植入BJT 22之井66及77中。應注意，程序操作83至86之順序依舉例方式提供，且在其他實施例中，離子植入程序可使用任何其他適合操作順序及程序操作83至86之間的任何額外操作來實施。在替代實施例中，任何其他適合離子植入程序可用於在一或多個BJT 22中獲得大於核心電晶體33及IO電晶體44中之至少一者之摻雜劑濃度之摻雜劑濃度。
在一些實施例中，在程序操作83至86之後，包含鰭片之裝置11之電晶體摻雜有p型及n型離子且因此在本文中指稱鰭片55及57，如上文圖1中所描述。
在替代實施例中，射極73之井66可具有一額外離子植入步驟以獲得比集極71之井66之摻雜劑濃度大之一摻雜劑濃度。
現參考插圖90。在一些實施例中，在結束離子植入描述程序操作83至86之後，程序序列包括完成剩餘程序操作以製造BJT 22、核心電晶體33及IO電晶體44，其等結構如上文圖1中所描述。
在一些實施例中，剩餘程序操作尤其包括：(i)分別在鰭片55及57之上表面上形成磊晶層56及58 (例如，使用ALD及圖案化程序)；及(ii)使用PVD或CVD程序形成導電層60。
在其他實施例中，例如，當形成插圖82中所展示之結構時，可在程序操作83至86之前形成磊晶層56及58，使得程序操作83至86之離子植入亦可應用於磊晶層56及58。
圖3係示意性繪示根據本文中所描述之實施例之用於製造包括一或多個BJT 22、核心電晶體33及IO電晶體44之半導體裝置11之一方法的一流程圖。
方法開始於操作100，其中在半導體基板50中形成深n井(DNW) 52且在半導體基板50之表面上形成鰭片51及53，如上文圖2中所詳細描述。
在操作102中，將p型摻雜劑植入核心電晶體33之p井64及射極73及集極71之p井66中，如上文圖2之程序操作83中所詳細描述。在一實施例中，使用相同遮罩及一共同離子植入程序步驟來實施將p型摻雜劑植入核心電晶體33之p井64及BJT 22之p井66中。
在操作104中，將n型摻雜劑植入核心電晶體33之n井65及射極73及集極71之n井77中，如上文圖2之程序操作84中所詳細描述。在一實施例中，使用相同遮罩及一共同離子植入程序步驟來實施將n型摻雜劑植入核心電晶體33之n井65及BJT 22之n井77中。
在操作106中，將p型摻雜劑植入IO電晶體44之p井62及射極73及集極71之p井66中，如上文圖2之程序操作85中所詳細描述。在一實施例中，使用相同遮罩及一共同離子植入程序步驟來實施將p型摻雜劑植入IO電晶體44之p井62及BJT 22之p井66中。
在操作108中，將n型摻雜劑植入IO電晶體44之n井63及射極73及集極71之n井77中，如上文圖2之程序操作86中所詳細描述。在一實施例中，使用相同遮罩及一共同離子植入程序步驟來實施將n型摻雜劑植入IO電晶體44之n井63及BJT 22之n井77中。
在結束方法之操作110中，方法包括完成剩餘程序操作以製造BJT 22、核心電晶體33及IO電晶體44，如上文圖2之插圖90之描述中所詳細描繪。
圖2及圖3中所描述之程序操作之此等特定序列依舉例方式提供以說明由所揭示之實施例解決之某些問題且演示此等實施例在增強包括一或多個雙極性接面型電晶體之此等裝置之性能中之應用。然而，所揭示之技術絕不限於此特定種類之實例性程序序列，且本文中所描述之原理可類似地應用於用於製造包括雙極性接面型(BJ)電晶體及非BJ電晶體兩者之裝置之其他種類之程序操作。
圖4係根據本文中所描述之另一實施例之實施於一半導體裝置(圖中未展示)中之一BJT 122之一示意圖像說明。在一些實施例中，一或多個BJT 122可替換(例如)一或多個BJT，諸如上文圖1中所展示之BJT 22。
在一些實施例中，除上文圖1中所詳細描述之BJT 22之結構之外，BJT 122亦包括一深n井54及一或多個溝槽68。溝槽68通常使用蝕刻技術形成且填充有介電材料，諸如二氧化矽或具有二氧化矽之多晶矽或具有小於2.9之一介電常數之任何適合類型之低k介電物質。溝槽68經組態以使集極71 (例如)與形成於基板50內或穿過基板50之其他電荷載子電隔離。
在一些實施例中，通常藉由將n型離子植入至基板50之主體中(例如，距基板50之表面約1.5 μm至約3 μm之間)來形成深n井54。通常在形成BJT之深n井52及其他結構及特徵之前形成深n井54，如上文所描述。在替代實施例中，可藉由將n井離子至少植入基板50之表面上且接著在其上沈積用於製造BJT 122之特徵之磊晶半導體層(例如矽)來形成深n井54。
在一些實施例中，深n井54經組態以使P型集極71與基板50之間電隔離以：(i)尤其改良相同裝置之多個BJT 122之間的電氣性能(例如臨限電壓及臨限電流)之匹配；及(ii)增大BJT之放大因數且改良相同裝置之不同BJT之間的放大因數之匹配。
在一些實施例中，亦藉由改良BJT間匹配來改良電氣性能，例如在具有PNP組態(或NPN配置)之基於BJT之裝置中，例如在帶隙電路中。需要BJT之間良好匹配之一電路之一典型實例係旨在鏡射一電流源之電流之一電流鏡。當使用各自BJT來實施電流源及電流鏡時，BJT之間的匹配判定總體電流鏡射準確度。或替代地，一較小BJT足以達成相同匹配準確度。
BJT 122之此特定組態依舉例方式展示以說明由所揭示之實施例解決之某些問題且演示此等實施例在增強包括一或多個雙極性接面型電晶體(諸如BJT 122)之此等裝置之性能中之應用。然而，所揭示之技術絕不限於此特定種類之實例性裝置及電晶體，而是本文中所描述之原理可類似地應用於其他種類之電子裝置及BJT。
儘管本文中所描述之實施例主要述及半導體裝置中之雙極性接面型電晶體，但本文中所描述之方法及系統亦可用於其他應用中，諸如用於矽控整流器(SCR)或其他種類之裝置(諸如靜電放電(ESD)裝置)中。
因此應瞭解，上述實施例依舉例方式引用，且本發明不限於上文已特別展示及描述之內容。確切而言，本發明之範疇包含上述各種特徵之組合及子組合兩者及熟悉技術者將在閱讀以上描述之後想到且在先前技術中未揭示之變動及修改。以引用方式併入本專利申請案中之文件應被視為本申請案之組成部分，只是當任何術語依與本說明書中明確或隱含所作之界定矛盾之一方式界定於此等併入文件中時，應僅考量本說明書中之界定。
11:半導體裝置 12:陣列 14:陣列 15:插圖 16:插圖 17:插圖 18:插圖 19:插圖 22:雙極性接面型電晶體(BJT) 33:核心電晶體 44:輸入-輸出(IO)電晶體 50:基板 51:鰭片 52:深n井 53:鰭片 54:深n井 55:鰭片 56:磊晶層 57:鰭片 58:磊晶層 59:介電層 60:層 62:p井 63:n井 64:p井 65:n井 66:p井 68:溝槽 71:集極 72:基極 73:射極 77:n井 80:程序序列 82:插圖 83:程序操作 84:程序操作 85:程序操作 86:程序操作 88:插圖 90:插圖 100:操作 102:操作 104:操作 106:操作 108:操作 110:操作 122:BJT
圖1係根據本文中所描述之一實施例之具有雙極性接面型電晶體(BJT)之一半導體裝置之一示意圖像說明；
圖2係示意性繪示根據本文中所描述之一實施例之用於製造包括一BJT、一核心電晶體及一輸入-輸出(IO)電晶體之一半導體裝置之一程序序列之一截面圖的一圖式；
圖3係示意性繪示根據本文中所描述之實施例之用於製造包括一BJT、一核心電晶體及一輸入-輸出(IO)電晶體之一半導體裝置之方法的一流程圖；及
圖4係根據本文中所描述之另一實施例之實施於一半導體裝置中之一BJT之一示意圖像說明。
22:雙極性接面型電晶體(BJT)
33:核心電晶體
44:輸入-輸出(IO)電晶體
50:基板
51:鰭片
52:深n井
53:鰭片
55:鰭片
56:磊晶層
57:鰭片
58:磊晶層
59:介電層
60:層
62:p井
63:n井
64:p井
65:n井
66:p井
71:集極
72:基極
73:射極
77:n井
80:程序序列
82:插圖
83:程序操作
84:程序操作
85:程序操作
86:程序操作
88:插圖
90:插圖

Claims (21)

  1. 一種用於製造一半導體裝置之方法，該方法包括： 在由一半導體物質製成之一基板上形成至少一雙極性接面型(BJ)電晶體，該至少一BJ電晶體包括連接至一第一井之一第一端子，該第一井形成於該基板中且包括具有一第一摻雜劑濃度之一第一摻雜劑；及 在該基板上形成至少一非BJ電晶體，該至少一非BJ電晶體包括連接至一第二井之一第二端子，該第二井形成於該基板中且包括具有相同於該第一摻雜劑之一極性之一第二摻雜劑， 其中該BJ電晶體之該第一摻雜劑濃度高於該非BJ電晶體之該第二摻雜劑濃度。
  2. 如請求項1之方法，且包括在該基板上形成不同於該非BJ電晶體之至少一額外非BJ電晶體，該額外非BJ電晶體包括連接至一第三井之一第三端子，該第三井形成於該基板中且包括一第三摻雜劑，該第三摻雜劑具有(i)相同於該第一摻雜劑之極性及(ii)低於該第一摻雜劑濃度之一第三摻雜劑濃度。
  3. 如請求項2之方法，其中形成該BJ電晶體、該非BJ電晶體及該額外非BJ電晶體包括： 使用一第一遮罩來形成(i)該第一井中之該第一摻雜劑及(ii)該第二井中之該第二摻雜劑；及 使用一第二遮罩來形成(i)該第一井中之該第一摻雜劑及(ii)該第三井中之該第三摻雜劑。
  4. 如請求項2或3之方法，其中形成該BJ電晶體包括：(i)將該第二摻雜劑植入該第一井中；及(ii)將該第三摻雜劑植入該第一井中。
  5. 如請求項4之方法，其中植入該第二摻雜劑包括依一第一時間間隔將該第二摻雜劑植入該第一井及該第二井中，且其中植入該第三摻雜劑包括依不同於該第一時間間隔之一第二時間間隔將該第三摻雜劑植入該第一井及該第三井中。
  6. 如請求項2或3之方法，其中形成該BJ電晶體、該非BJ電晶體及該額外非BJ電晶體包括使用一相同摻雜劑物質來形成該第一摻雜劑、該第二摻雜劑及該第三摻雜劑。
  7. 如請求項2或3之方法，其中形成該BJ電晶體、該非BJ電晶體及該額外非BJ電晶體之至少一者包括藉由在該第一井、該第二井及該第三井之至少一者上方形成至少三維閘極來形成一鰭式場效電晶體(finFET)。
  8. 如請求項2或3之方法，其中形成該BJ電晶體、該非BJ電晶體及該額外非BJ電晶體之至少一者包括藉由在該第一井、該第二井及該第三井之至少一者上方形成至少二維閘極來形成一平面型場效電晶體(FET)。
  9. 如請求項2或3之方法，其中形成該BJ電晶體、該非BJ電晶體及該額外非BJ電晶體之至少一者包括藉由在該第一井、該第二井及該第三井之至少一者上方形成至少一3D-導線閘極來形成一全環繞閘極(GAA)電晶體。
  10. 如請求項1之方法，其中形成該BJ電晶體包括至少形成(i)具有一射極井之一射極、(ii)具有一基極井之一基極及(iii)具有一集極井之一集極，其中該射極井及該集極井具有一第一極性且該基極具有與該第一極性相反之一第二極性，且該方法包括在該基板內形成用於使(i)該集極井與(ii)該射極井及該基極井之間絕緣之一隔離井。
  11. 一種裝置，其包括： 一半導體基板； 至少一雙極性接面型(BJ)電晶體，其包括連接至一第一井之一第一端子，該第一井形成於該基板中且包括具有一第一摻雜劑濃度之一第一摻雜劑；及 至少一非BJ電晶體，其包括連接至一第二井之一第二端子，該第二井形成於該基板中且包括具有相同於該第一摻雜劑之一極性之一第二摻雜劑，其中該BJ電晶體之該第一摻雜劑濃度高於該非BJ電晶體之該第二摻雜劑濃度。
  12. 如請求項11之裝置，且包括不同於該非BJ電晶體之至少一額外非BJ電晶體，該額外非BJ電晶體包括連接至一第三井之一第三端子，該第三井形成於該基板中且包括一第三摻雜劑，該第三摻雜劑具有(i)相同於該第一摻雜劑之極性及(ii)低於該第一摻雜劑濃度之一第三摻雜劑濃度。
  13. 如請求項12之裝置，其中該第一井包括該第二摻雜劑及該第三摻雜劑。
  14. 如請求項12或13之裝置，其中該第一摻雜劑、該第二摻雜劑及該第三摻雜劑包括一相同摻雜劑物質。
  15. 如請求項12或13之裝置，其中該非BJ電晶體包括一核心電晶體及一輸入-輸出(IO)電晶體之一者。
  16. 如請求項12或13之裝置，其中該額外非BJ電晶體包括一核心電晶體及一輸入-輸出(IO)電晶體之一者。
  17. 如請求項12或13之裝置，其中該BJ電晶體、該非BJ電晶體及該額外非BJ電晶體之至少一者包括具有形成於該第一井、該第二井及該第三井之至少一者上方之至少三維閘極之一鰭式場效電晶體(finFET)。
  18. 如請求項12或13之裝置，其中該BJ電晶體、該非BJ電晶體及該額外非BJ電晶體之至少一者包括具有形成於該第一井、該第二井及該第三井之至少一者上方之至少二維閘極之一平面型場效電晶體(FET)。
  19. 如請求項12或13之裝置，其中該BJ電晶體、該非BJ電晶體及該額外非BJ電晶體之至少一者包括具有形成於該第一井、該第二井及該第三井之至少一者上方之至少一3D-導線閘極之一全環繞閘極(GAA)電晶體。
  20. 如請求項11之裝置，其中該BJ電晶體至少包括(i)具有一射極井之一射極、(ii)具有一基極井之一基極及(iii)具有一集極井之一集極，其中該射極井及該集極井具有一第一極性且該基極具有與該第一極性相反之一第二極性，且該裝置包括形成於該基板內以使(i)該集極井與(ii)該射極井及該基極井之間絕緣之一隔離井。
  21. 一種半導體裝置，其包括： 至少一雙極性接面型(BJ)電晶體，其藉由在由一半導體物質製成之一基板上製造包括具有一第一摻雜劑濃度之一第一摻雜劑之一第一井且將該第一井連接至一第一端子來形成；及 至少一非BJ電晶體，其藉由在該基板上製造包括具有相同於該第一摻雜劑之一極性之一第二摻雜劑之一第二井且將該第二井連接至一第二端子來形成，其中該BJ電晶體之該第一摻雜劑濃度高於該非BJ電晶體之該第二摻雜劑濃度。
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