CN101771032A - 通孔结构形成方法、半导体装置、金属互连结构和掩模板 - Google Patents
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- 229910052751 metal Inorganic materials 0.000 title claims abstract description 148
- 239000002184 metal Substances 0.000 title claims abstract description 139
- 238000000034 method Methods 0.000 title claims abstract description 123
- 239000004065 semiconductor Substances 0.000 title claims abstract description 84
- 238000005530 etching Methods 0.000 claims abstract description 90
- 230000008569 process Effects 0.000 claims abstract description 89
- 239000000758 substrate Substances 0.000 claims description 30
- 229920002120 photoresistant polymer Polymers 0.000 claims description 19
- 238000001514 detection method Methods 0.000 abstract description 20
- 238000001228 spectrum Methods 0.000 abstract description 17
- 239000000463 material Substances 0.000 description 13
- 238000000295 emission spectrum Methods 0.000 description 10
- 238000012544 monitoring process Methods 0.000 description 8
- 238000013461 design Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000009977 dual effect Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- 230000003595 spectral effect Effects 0.000 description 4
- 238000002834 transmittance Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 239000000376 reactant Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000012686 silicon precursor Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000012806 monitoring device Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明提供一种半导体装置和金属互连结构，以及一种通孔结构的形成方法和掩模板。所述半导体装置包括：半导体器件区和所述半导体器件区之外的虚拟图案区；所述虚拟图案区包括：虚拟有源区，所述虚拟有源区上的虚拟栅极，所述介质层也覆盖于所述虚拟有源区和虚拟栅极之上，所述介质层中的分别位于所述虚拟有源区和虚拟栅极之上的赝通孔；其中，所述有源区和虚拟有源区在同一工艺中形成，所述栅极和虚拟栅极也在同一工艺中形成，所述赝通孔与所述通孔通过同一刻蚀工艺形成于所述介质层中。所述的半导体装置能够在形成通孔结构的过程中提高等离子体光谱的信号强度和分辨率，以便进行刻蚀工艺的终点检测。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体装置和金属互连结构，以及一种通孔结构的形成方法和掩模板。
背景技术
等离子体刻蚀是集成电路制造中一种常用的半导体加工技术，其原理在于，被刻蚀物质与等离子体中的活性基团反应，反应生成物脱离基底表面，被真空系统抽出腔体，从而除去特定层或者层的特定部分。其目的是完整地将掩模板上的图形复制到晶片表面，其应用范围涵盖前端工艺中栅极尺寸的控制，以及后端工艺中金属互连层的制作。等离子体刻蚀质量好坏直接影响着半导体器件的最终性能。
确定刻蚀工艺的终点是保证等离子体刻蚀质量的关键，通常采用光谱检测法或时间监控法来确定刻蚀工艺的终点。其中，时间监控法是根据设计要求设定刻蚀工艺的时间，实际刻蚀过程中，到达预设时间即停止刻蚀。光谱检测法用于穿透一种材料而在另一种材料的表面终止的刻蚀过程，由于在刻蚀去除一种材料进入另一种材料时，刻蚀产生的反应物不同，其等离子体的发射光谱会产生变化，监测装置实时采集所述发射光谱就可以用作刻蚀工艺终点的监测。
通孔作为多层金属互连层之间或第一金属互连层与半导体器件有源区之间的连接通道，在集成电路结构组成中具有重要作用。在采用等离子体刻蚀形成通孔的过程中，可以采用时间监控法确定刻蚀工艺的终点，即根据通孔的设计深度设定刻蚀时间，达到预设时间后停止刻蚀。然而，由于实际工艺和待刻蚀的半导体结构与设计偏差，这种时间监控法常会造成刻蚀终点不准确，例如，如果实际的介质层较薄，则刻蚀将会破坏下层的金属接触层，如果实际的介质层较厚，则会导致通孔没有贯穿整个介质层而使器件失效。
另外，也可以利用光谱检测法进行刻蚀通孔时的工艺终点检测，例如，公开号为CN101140881A的中国专利申请提供了一种通孔刻蚀方法，包括：形成通孔刻蚀结构，所述通孔刻蚀结构包含顺序沉积的粘接层、刻蚀终止层、介质层、辅助刻蚀终止层及图案化的光致抗蚀剂层；将所述刻蚀终止层分为第一刻蚀终止层及第二刻蚀终止层，所述第一刻蚀终止层及第二刻蚀终止层分别具有第一厚度及第二厚度；顺序刻蚀辅助刻蚀终止层、介质层及第一刻蚀终止层；移除光致抗蚀剂层；刻蚀第二刻蚀终止层及部分粘接层，同时进行终点检测。
上述方法通过检测刻蚀到刻蚀停止层时等离子体发射光谱的变化，来确定刻蚀工艺的终点，但是随着集成电路技术的发展，在刻蚀较深的通孔过程中，等离子体发射光谱的信号强度较弱，信号的分辨率也很差，不足以用来确定刻蚀的终点，因此导致采用光谱检测法进行刻蚀工艺终点检测的效果不好。
发明内容
本发明解决的问题是提供一种半导体装置，能够在形成通孔结构的过程中提高等离子体光谱的信号强度和分辨率，以便进行刻蚀工艺的终点检测。
本发明解决的另一问题是提供一种金属互连结构，能够在形成通孔结构的过程中提高等离子体光谱的信号强度和分辨率，以便进行刻蚀工艺的终点检测。
本发明解决的又一问题是提供一种通孔结构的形成方法，采用所述方法刻蚀通孔结构的过程中，能够提高等离子体光谱的信号强度和分辨率，以便用于刻蚀工艺的终点检测。
本发明解决的再一问题是提供一种掩模板，能够形成具有通孔和赝通孔图案的光刻胶层。
为解决上述问题，本发明提供一种半导体装置，包括：半导体器件区和所述半导体器件区之外的虚拟图案区；其中，
所述半导体器件区包括：
有源区，
所述有源区上的栅极，
覆盖于所述虚拟有源区和虚拟栅极之上的介质层，
所述介质层中的分别位于所述有源区和栅极之上的通孔；
所述虚拟图案区包括：
虚拟有源区，
所述虚拟有源区上的虚拟栅极，
所述介质层也覆盖于所述虚拟有源区和虚拟栅极之上，
所述介质层中的分别位于所述虚拟有源区和虚拟栅极之上的赝通孔；
其中，所述有源区和虚拟有源区在同一工艺中形成，所述栅极和虚拟栅极也在同一工艺中形成，所述赝通孔与所述通孔通过同一刻蚀工艺形成于所述介质层中。
所述通孔和赝通孔的形状相同、尺寸也相同。
所述虚拟有源区和/或虚拟栅极上具有至少两个赝通孔。
所述至少两个赝通孔均匀排列、相互间距相等。
还提供一种金属互连结构，包括：金属互连区和所述金属互连区之外的虚拟图案区；其中，
所述金属互连区包括：
金属间介质层，
镶嵌在所述金属间介质层中的金属互连层，
覆盖于所述金属间介质层和金属互连层之上的介质层，
所述介质层中的、位于所述金属互连层之上的通孔；
所述虚拟图案区包括：
虚拟金属间介质层，
镶嵌在所述虚拟金属间介质层中的虚拟金属互连层，
所述介质层也覆盖于所述虚拟金属间介质层和虚拟金属互连层之上，
所述介质层中的位于所述虚拟金属互连层之上的赝通孔；其中，
所述金属间介质层和虚拟金属间介质层在同一工艺中形成，所述金属互连层和虚拟金属互连层也在同一工艺中形成，所述赝通孔与所述通孔通过同一刻蚀工艺形成于所述介质层中。
所述通孔和赝通孔的形状相同、尺寸也相同。
所述虚拟金属互连层之上具有至少两个赝通孔。
所述至少两个赝通孔均匀排列、相互间距相等。
本发明还提供一种通孔结构的形成方法，所述通孔结构包括通孔和赝通孔，提供半导体衬底，所述半导体衬底中包括功能区和所述功能区之外的虚拟功能区；
在所述功能区上和虚拟功能区上形成介质层；
在所述介质层上形成图案化的光刻胶层；
以所述图案化的光刻胶层为掩膜在所述介质层中同时形成通孔和赝通孔；
其中，所述通孔位于所述功能区之上，所述赝通孔位于所述虚拟功能区之上。
所述功能区包括有源区和所述有源区上的栅极，所述虚拟功能区包括虚拟有源区和所述虚拟有源区上的虚拟栅极。
所述功能区包括金属互连层，所述虚拟功能区包括虚拟金属互连层。
相应还一种掩模板，在所述的通孔结构的形成方法中用于形成图案化的光刻胶层，具有通孔的图案和赝通孔的图案。
与现有技术相比，上述技术方案具有以下优点：
现有技术中，之所以利用光谱检测法进行刻蚀工艺终点检测的效果不好，实际是由于通孔尺寸较小、深度较大，所有通孔加起来也仅占这个半导体器件区域面积很小的比例，这一比例可在具有通孔图案的掩模板上反映出来，用于光刻通孔图案的掩模板的透过率甚至不足5％。可见，相对于整个半导体器件区域的面积而言通孔只是很小的部分，这就导致等离子体发射光谱的信号强度较弱，信号的分辨率很差，不足以用来确定刻蚀的终点。
而本发明所述的半导体装置和金属互连结构比现有技术增加虚拟图案区，该虚拟图案区位于半导体器件区或金属互连区之外，其中具有赝通孔，所述虚拟图案虽然在集成电路中没有实际电学作用，但是所述赝通孔与半导体器件区或金属互连区的通孔在同一刻蚀工艺中形成，相当于增加通孔的数量，进而增大通孔所占整个半导体衬底表面积的比例，如此以来，在刻蚀过程中，许多个这样的赝通孔能够提高等离子体光谱的信号强度，并相应提高分辨率，以便采用光谱检测法进行刻蚀工艺的终点检测。
采用所述的通孔结构的形成方法能够提高等离子体光谱的信号强度和分辨率，以便用于刻蚀工艺的终点检测。
采用所述掩模板，可以形成具有通孔和赝通孔图案的光刻胶层，从而能够在刻蚀通孔和赝通孔的过程中提高等离子体光谱的信号强度和分辨率，以便用于刻蚀工艺的终点检测。
附图说明
通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1为实施例一中半导体装置的结构示意图；
图2为图1中A-A方向的俯视图；
图3为实施例二中金属互连结构的示意图；
图4为图3中B-B方向的俯视图；
图5至图7为实施三中通孔结构形成方法的示意图；
图8为传统技术与实施例一中半导体装置的通孔刻蚀过程中等离子体发射光谱的信号图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
在半导体器件的制造过程中，通常根据设计的器件结构制作掩模板，然后通过光刻将掩模板的图案转移至光刻胶层上，再刻蚀去除未被光刻胶层保护的材料，形成半导体结构，例如前端工艺中刻蚀形成栅极，以及后端工艺中多个金属互连层之间的通孔等。
目前，刻蚀普遍采用等离子体刻蚀工艺，确定刻蚀工艺的终点是保证等离子体刻蚀质量的关键，通常采用光谱检测法或时间监控法来确定刻蚀工艺的终点。其中，时间监控法是根据设计要求设定刻蚀工艺的时间，实际刻蚀过程中，到达预设时间即停止刻蚀。光谱检测法用于穿透一种材料而在另一种材料的表面终止的刻蚀过程，由于在刻蚀去除一种材料进入另一种材料时，刻蚀产生的反应物不同，其等离子体的发射光谱会产生变化，采集此光谱可以用作刻蚀工艺终点的监测。
通孔作为多层金属互连层之间或第一金属互连层与半导体器件有源区之间的连接通道，在集成电路结构组成中具有重要作用。在刻蚀形成通孔的过程中，可以根据通孔的设计深度设定刻蚀时间，达到预设时间后即停止刻蚀，然而，由于实际工艺和待刻蚀的半导体结构与设计偏差，这种时间监控法常会造成刻蚀终点不准确，例如，如果实际的介质层较薄，则刻蚀将会破坏下层的金属接触层，如果实际的介质层较厚，则会导致通孔没有贯穿介质层而使器件失效。
另外，也可以利用光谱检测法进行刻蚀通孔时的终点检测，但是随着集成电路技术的发展，刻蚀较深的通孔过程中，等离子体发射光谱的信号强度较弱，信号的分辨率很差，不足以用来确定刻蚀的终点。
基于此，本发明的实施例提供一种半导体装置和金属互连结构，该半导体器件和金属互连结构中均具有多个赝通孔，这些赝通孔能够提高刻蚀过程中等离子体的光谱强度和分辨率，从而便于刻蚀工艺的终点检测。
本发明提供一种半导体装置，包括：半导体器件区和所述半导体器件区之外的虚拟图案区；其中，
所述半导体器件区包括：
有源区，
所述有源区上的栅极，
覆盖于所述虚拟有源区和虚拟栅极之上的介质层，
所述介质层中的分别位于所述有源区和栅极之上的通孔；
所述虚拟图案区包括：
虚拟有源区，
所述虚拟有源区上的虚拟栅极，
所述介质层也覆盖于所述虚拟有源区和虚拟栅极之上，
所述介质层中的分别位于所述虚拟有源区和虚拟栅极之上的赝通孔；
其中，所述有源区和虚拟有源区在同一工艺中形成，所述栅极和虚拟栅极也在同一工艺中形成，所述赝通孔与所述通孔通过同一刻蚀工艺形成于所述介质层中。
所述通孔和赝通孔的形状相同、尺寸也相同。
所述虚拟有源区和/或虚拟栅极上具有至少两个赝通孔。
所述至少两个赝通孔均匀排列、相互间距相等。
还提供一种金属互连结构，包括：金属互连区和所述金属互连区之外的虚拟图案区；其中，
所述金属互连区包括：
金属间介质层，
镶嵌在所述金属间介质层中的金属互连层，
覆盖于所述金属间介质层和金属互连层之上的介质层，
所述介质层中的、位于所述金属互连层之上的通孔；
所述虚拟图案区包括：
虚拟金属间介质层，
镶嵌在所述虚拟金属间介质层中的虚拟金属互连层，
所述介质层也覆盖于所述虚拟金属间介质层和虚拟金属互连层之上，
所述介质层中的位于所述虚拟金属互连层之上的赝通孔；其中，
所述金属间介质层和虚拟金属间介质层在同一工艺中形成，所述金属互连层和虚拟金属互连层也在同一工艺中形成，所述赝通孔与所述通孔通过同一刻蚀工艺形成于所述介质层中。
所述通孔和赝通孔的形状相同、尺寸也相同。
所述虚拟金属互连层之上具有至少两个赝通孔。
所述至少两个赝通孔均匀排列、相互间距相等。
本发明还提供一种通孔结构的形成方法，所述通孔结构包括通孔和赝通孔，提供半导体衬底，所述半导体衬底中包括功能区和所述功能区之外的虚拟功能区；
在所述功能区上和虚拟功能区上形成介质层；
在所述介质层上形成图案化的光刻胶层；
以所述图案化的光刻胶层为掩膜在所述介质层中同时形成通孔和赝通孔；
其中，所述通孔位于所述功能区之上，所述赝通孔位于所述虚拟功能区之上。
所述功能区包括有源区和所述有源区上的栅极，所述虚拟功能区包括虚拟有源区和所述虚拟有源区上的虚拟栅极。
所述功能区包括金属互连层，所述虚拟功能区包括虚拟金属互连层。
相应还一种掩模板，在所述的通孔结构的形成方法中用于形成图案化的光刻胶层，具有通孔的图案和赝通孔的图案。
下面结合附图介绍所述半导体装置的一个实施例。
实施例一
图1为本实施例中半导体装置的结构示意图，图2为图1中A-A方向的俯视图。本实施例中所述半导体器件为CMOS晶体管，图中的半导体器件区仅示出了两个CMOS晶体管。
如图1所示，所述半导体装置包括：半导体器件区M和所述半导体器件区之外的虚拟图案(dummy)区N；其中，所述半导体器件区M中具有多个CMOS器件，而虚拟图案区N位于半导体衬底100上没有半导体器件的区域中。
所述半导体器件区M包括：衬底100中的有源区110，有源区110中位于栅极112两侧的源/漏极114，将不同CMOS器件的有源区110隔离绝缘的浅沟槽隔离结构115；
所述有源区110之上的栅极介质层111和栅极介质层111之上的栅极112，栅极112侧壁外的侧墙113，以及，所述源/漏极114和栅极112表面的金属接触层116；
覆盖于所述有源区110和栅极112之上的金属前介质层120；
所述金属前介质层120中的通孔150(见图2)，所述通孔150用于形成金属插塞(图未示)；所述金属插塞用于连接CMOS器件与上层的金属互连层(图未示)。
所述金属插塞例如为金属钨；所述金属插塞和通孔150内壁之间还具有阻挡层(图未示)，该阻挡层通常由难熔金属及其合金组成，由于防止金属插塞向金属前介质层120中扩散，例如，采用钛膜和钛膜之上的氮化钛膜组成层叠的阻挡层。
所述虚拟图案区N包括：衬底100中的虚拟有源区110’，虚拟有源区110’中位于虚拟栅极112’两侧的虚拟源/漏极114’，将各个虚拟有源区110’隔离绝缘的虚拟浅沟槽隔离结构115’；
所述虚拟有源区110’之上的虚拟栅极介质层111’和虚拟栅极介质层111’之上的虚拟栅极112’，虚拟栅极112’侧壁外的虚拟侧墙113’，以及，所述虚拟源/漏极114’和虚拟栅极112’表面的虚拟金属接触层116’；
所述金属前介质层120也覆盖于所述虚拟有源区110’和虚拟栅极112’之上；
所述金属前介质层120中的、分别位于所述虚拟有源区110’和虚拟栅极112’之上的赝通孔160。所述赝通孔160与所述通孔150均形成于金属间介质层120中。
其中，所述虚拟图案区N中的虚拟有源区110’、虚拟栅极112’与半导体器件区M中的有源区110、栅极112不同，它们不用来构成真正半导体器件，因此，所述虚拟有源区110’和虚拟栅极112’的结构和尺寸不必按照器件的设计要求，例如图2所示，所述虚拟有源区110’包括规则排列的四个部分，各个部分之间为虚拟栅极112’，也正因如此，所述虚拟源/漏极114’、虚拟浅沟槽隔离结构115’、虚拟侧墙113’并不是必要的。
但是，所述有源区110和虚拟有源区110’在同一工艺中形成，所述栅极112和虚拟栅极112’也在同一工艺中形成，
所述赝通孔160没有在有效的半导体器件组成的电路中，即使在其中填充金属插塞也不起到实际的连接作用。
如图2所示，虚拟栅极112’上和虚拟有源区110’上具有赝通孔160。优选的，所述通孔150和赝通孔160的形状相同、尺寸也相同，例如所述通孔150和赝通孔160可以为圆形，也可以为其他形状，它们的直径小于0.1微米，例如为0.08微米，由于所述赝通孔160位于没有实际电学功能的虚拟有源区110’和虚拟栅极112’的上面，因此一个虚拟有源区和/或虚拟栅极上面的可以设置至少两个赝通孔160，这样能够进一步增加赝通孔的数量，相当于进一步增加通孔占整个半导体衬底表面积；更为优选的，所述通孔和赝通孔均匀排列、间距相等。在刻蚀金属前介质层120以形成通孔150和赝通孔160的过程中，等离子体触及刻蚀停止层(图中未示出)后即为到达刻蚀的终点。
发明人研究发现，传统技术中，之所以利用光谱检测法进行刻蚀工艺终点检测的效果不好，实际是由于通孔尺寸较小、深度较大，所有通孔的面积加起来也仅占整个半导体衬底表面积很小的比例，这一比例可在具有通孔图案的掩模板上反映出来，即用于光刻通孔图案的掩模板的透过率可表示通孔面积占整个半导体衬底表面积的比例，通常这一比例值甚至不足5％。可见，相对于整个半导体器件的面积而言通孔只是很小的部分，这就导致等离子体发射光谱的信号强度较弱，信号的分辨率很差，不足以用来确定刻蚀的终点。
而本实施例中，半导体装置虚拟图案区N的赝通孔160虽然在电路中没有实际作用，但是其与通孔150通过同一刻蚀工艺均在金属前介质层中形成，相当于增加通孔的数量，进而增大占器件表面积的比例，如此以来，在刻蚀过程中，许多个这样的赝通孔能够提高等离子体光谱的信号强度，并相应提高分辨率，以便采用光谱检测法进行刻蚀工艺的终点检测。增加赝通孔的数量(赝通孔的形状并不限定)，则可以进一步加强检测信号，同时不会对半导体器件区产生影响。
图8为本实施例与传统技术所述半导体装置形成过程中，通孔和赝通孔的刻蚀过程中等离子体发射光谱的信号图，其中，左图为传统技术没有赝通孔的情况，右图为本实施例中具有赝通孔的情况；在图中箭头所指为刻蚀终点，即刻蚀到达刻蚀停止层时，可见，在刻蚀终点处，左图的等离子体光谱曲线平缓，而右图的等离子体光谱出现明显的变化，能够用以确定刻蚀工艺的终点。
所述半导体装置还可以包括覆盖在栅极112和栅极的侧墙113之上的覆盖层(图中未示出)。该覆盖层将衬底100上的有源区110和栅极112表面保护起来，使之与随后形成的金属前介质层120隔离，同时也可作为后续工艺刻蚀通孔150时的刻蚀停止层。所述覆盖层优选的材料为氮化硅(Si3N4)，利用化学气相淀积法制作。
优选的，所述金属前介质层120包括第一介质层和第一介质层之上的第二介质层(图中未示出)，采用叠层的结构是为了获得优良缝隙填充能力和适当的膜层应力；其中，所述第一介质层采用填缝能力较强的HARP SACVD工艺形成，所述第一介质层的材料包括但不限于无掺杂玻璃(USG)，由硅前驱物及含氧气体反应形成，所述硅前驱物包括但不限于硅烷(SiH4)或正硅酸乙酯(TEOS)中的一种，所述含氧气体包括但不限于氧气(O2)或臭氧(O3)中的一种。所述第二介质层的形成方法包括但不限于HDPCVD、PECVD或传统的SACVD工艺。所述第二介质层的材料包括但不限于未掺杂的二氧化硅(USG)、磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼磷硅玻璃(BPSG)、氟硅玻璃(FSG)或具有低介电常数材料中的一种或其组合。
此外，为保证增加的赝通孔不引起电路的可靠性问题，所述赝通孔仅位于虚拟有源区和虚拟栅极上对应的区域。
上述实施例中的通孔位于有源区、栅极之上，赝通孔位于虚拟有源区、虚拟栅极之上，除此以外，在多层金属互连层之间也可以具有通孔和赝通孔，也即具有通孔和赝通孔的金属互连结构，在下面结合附图介绍所述金属互连结构的一个实施例。
实施例二
图3为本实施例中金属互连结构的示意图，图4为图3中B-B方向的俯视图。为突出本发明的特点，图中均为示出阻挡层、刻蚀停止层等。
如图3所示，所述金属互连结构包括：金属互连区X和所述金属互连区X之外的虚拟图案区Y；金属互连区X下层为半导体器件区(图中未示出)，而虚拟图案区Y位于半导体衬底200上没有半导体器件的区域，其中，
所述金属互连区X包括：
至少两层金属间介质层，例如叠加的第一金属间介质层240和第二金属间介质层241；所述第一金属间介质层240下面可以为金属前介质层，也可以其他的金属间介质层；
镶嵌于所述各个金属间介质层中的金属互连层；例如，镶嵌在第一金属间介质层240中的第一金属互连层245；
覆盖于所述第一金属间介质层240和第一金属互连层245之上的第二金属间介质层241；
所述第二金属间介质层241中且位于所述第一金属互连层245之上的通孔251。
所述金属互连层采用双镶嵌工艺制作，例如，第一金属互连层245中的金属插塞253和金属连线254一起形成；类似的，在双镶嵌工艺中，所述通孔251用于和其上方的沟槽(图中未示出)叠加组成双镶嵌开口，来填充金属而一次形成由金属连线(图中未示出)和金属插塞(图中未示出)构成的第二金属互连层(图中未示出)，所述金属连线和金属插塞可以为铜或铜合金；所述双镶嵌开口中的金属和金属间介质层之间还包括阻挡层(图中未示出)。
所述虚拟图案区Y包括：
第一虚拟金属间介质层240’，
镶嵌在所述第一虚拟金属间介质层240’中的第一虚拟金属互连层245’，
所述第二金属间介质层241也覆盖于所述第一虚拟金属间介质层240’和第一金属互连层245’之上；
所述第二金属间介质层241中的、位于所述第一虚拟金属互连层245’之上的赝通孔261。
所述第一金属间介质层240和第一虚拟金属间介质层240’在同一工艺中形成，所述第一金属互连层245和第一虚拟金属互连层245’也在同一工艺中形成，所述赝通孔261与所述通孔251通过同一刻蚀工艺形成于所述第二金属间介质层中。
在本实施例中，金属互连区X中的各个金属间介质层内的金属互连层，在电路中用于连接下层不同的半导体器件(图中未示出)，而虚拟图案区Y中的各镶嵌于个虚拟金属间介质层中的虚拟金属间互连层，并不起真正的金属互连结构的作用，而仅是为同步形成赝通孔。换言之，所述赝通孔261与通孔251一起形成，在刻蚀形成通孔251和赝通孔261的过程中，赝通孔相当于增加通孔的数量，进而增大占器件表面积的比例，如此以来，在刻蚀过程中，许多个这样的赝通孔能够提高等离子体光谱的信号强度，并相应提高分辨率，以便采用光谱检测法进行刻蚀工艺的终点检测。
所述赝通孔261中可以填充金属而形成金属插塞，由于赝通孔261位于衬底上没有半导体器件的区域，并没有实际的电路功能，因此也可以不做任何后续工艺。
与实施例一类似，本实施例中所述金属互连结构中，通孔和赝通孔的形状可以相同、尺寸也可以相同，例如，见图4，所述通孔251和赝通孔261可以为圆形，也可以为其他形状，通孔的直径小于0.1微米，例如为0.08微米；优选的，所述虚拟金属互连层之上具有至少两个赝通孔；所述至少两个赝通孔均匀排列、相互间距相等，这样便于设计光刻掩模板的图形。
下面以上述金属互连结构中通孔和赝通孔的形成为例介绍所述通孔结构的形成方法的一个实施例。
实施例三
图5至图7为本实施中通孔结构形成方法的示意图。
如图5所示，首先，提供半导体衬底300，所述半导体衬底300中包括功能区X和所述功能区之外的虚拟功能区Y；
例如，所述功能区X包括：第一金属互连层345，该第一金属互连层345镶嵌在第一金属间介质层340中；所述半导体衬底300中还包括位于所述第一金属互连层345下面的半导体器件层(图中未示出)，例如为CMOS晶体管；
所述虚拟功能区Y包括：第一虚拟金属互连层345’，该第一虚拟金属互连层345’镶嵌在第一虚拟金属间介质层340’中；
其次，如图6所示，在所述第一金属互连层345和所述第一虚拟金属互连层345’上形成第二金属间介质层341；接着，在所述第二金属间介质层341上形成图案化的光刻胶层381；所述图案化的光刻胶层381上具有通孔351和赝通孔361的图案。
最后，如图7所示，以所述图案化的光刻胶层381为掩膜在所述第二金属间介质层341中同时形成通孔351和赝通孔361；例如可以采用等离子体刻蚀工艺；
上述过程中，通孔351和赝通孔361的形成可以是双镶嵌工艺中的一步，而与他们连接的沟槽在另一光刻、刻蚀工艺中形成，可以为先通孔后沟槽过程，也可以为先沟槽再通孔过程。
通孔351和赝通孔361形成之后可以在所述通孔351和赝通孔361中填充金属，以形成金属插塞(图中未示出)；对于赝通孔361，由于其不在功能区之内，因此也可以不填充金属，也不进行其他的后续工艺。
在刻蚀第二金属间介质层341以形成通孔351和赝通孔361的过程中，等离子体触及刻蚀停止层(图中未示出)后即为到达刻蚀的终点。
在虚拟功能区的赝通孔相当于增加通孔的数量，进而增大通孔占衬底表面积的比例，如此以来，在刻蚀过程中，许多个这样的赝通孔能够提高等离子体光谱的信号强度，并相应提高分辨率，以便采用光谱检测法进行刻蚀工艺的终点检测。
除此以外，所述功能区也可以包括有源区和有源区上的栅极，则虚拟功能区包括虚拟有源区和所述虚拟有源区上的虚拟栅极。
本领域内技术人员应当能够推知，所述通孔结构的形成方法也可用于实施例一中半导体装置中通孔和赝通孔的形成。
本发明还提供一种掩模板，在上述的通孔结构的形成方法中用于形成图案化的光刻胶层，该掩模板具有位于功能区的通孔图案和虚拟功能区的赝通孔图案。所述掩模板用于形成有源区和栅极上金属前介质层中的通孔的图案，在栅极对应的区域和有源区对应的区域都具有若干个通孔和赝通孔的图案，在掩模板上的通孔和赝通孔的图案为矩形。
该掩模板由于在真正的半导体器件的功能区之外增加赝通孔的图案，对光的透过率有明显提高，透光率可以从传统技术掩模板的2.12％提高至12.25％。增加赝通孔的数量(赝通孔的形状并不限定)，则可以进一步加强检测信号，同时不会对半导体器件区产生影响。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (12)
1.一种半导体装置，其特征在于，包括：半导体器件区和所述半导体器件区之外的虚拟图案区；其中，
所述半导体器件区包括：
有源区，
所述有源区上的栅极，
覆盖于所述虚拟有源区和虚拟栅极之上的介质层，
在所述介质层中的分别位于所述有源区和栅极之上的通孔；
所述虚拟图案区包括：
虚拟有源区，
所述虚拟有源区上的虚拟栅极，
所述介质层也覆盖于所述虚拟有源区和虚拟栅极之上，
所述介质层中的分别位于所述虚拟有源区和虚拟栅极之上的赝通孔；
其中，所述有源区和虚拟有源区在同一工艺中形成，所述栅极和虚拟栅极也在同一工艺中形成，所述赝通孔与所述通孔通过同一刻蚀工艺形成于所述介质层中。
2.根据权利要求1所述的半导体装置，其特征在于，所述赝通孔和通孔的形状相同、尺寸也相同。
3.根据权利要求1或2所述的半导体装置，其特征在于，所述虚拟有源区和/或虚拟栅极上具有至少两个赝通孔。
4.根据权利要求3所述的半导体装置，其特征在于，所述至少两个赝通孔均匀排列、相互间距相等。
5.一种金属互连结构，其特征在于，包括：金属互连区和所述金属互连区之外的虚拟图案区；其中，
所述金属互连区包括：
金属间介质层，
镶嵌在所述金属间介质层中的金属互连层，
覆盖于所述金属间介质层和金属互连层之上的介质层，
所述介质层中的、位于所述金属互连层之上的通孔；
所述虚拟图案区包括：
虚拟金属间介质层，
镶嵌在所述虚拟金属间介质层中的虚拟金属互连层，
所述介质层也覆盖于所述虚拟金属间介质层和虚拟金属互连层之上，
所述介质层中的位于所述虚拟金属互连层之上的赝通孔；其中，
所述金属间介质层和虚拟金属间介质层在同一工艺中形成，所述金属互连层和虚拟金属互连层也在同一工艺中形成，所述赝通孔与所述通孔通过同一刻蚀工艺形成于所述介质层中。
6.根据权利要求5所述的金属互连结构，其特征在于，所述通孔和赝通孔的形状相同、尺寸也相同。
7.根据权利要求5或6所述的金属互连结构，其特征在于，所述虚拟金属互连层之上具有至少两个赝通孔。
8.根据权利要求7所述的半导体装置，其特征在于，所述至少两个赝通孔均匀排列、相互间距相等。
9.一种通孔结构的形成方法，所述通孔结构包括通孔和赝通孔，其特征在于，
提供半导体衬底，所述半导体衬底中包括功能区和所述功能区之外的虚拟功能区；
在所述功能区上和虚拟功能区上形成介质层；
在所述介质层上形成图案化的光刻胶层；
以所述图案化的光刻胶层为掩膜在所述介质层中同时形成通孔和赝通孔；
其中，所述通孔位于所述功能区之上，所述赝通孔位于所述虚拟功能区之上。
10.根据权利要求9所述的通孔结构的形成方法，其特征在于，所述功能区包括有源区和所述有源区上的栅极，所述虚拟功能区包括虚拟有源区和所述虚拟有源区上的虚拟栅极。
11.根据权利要求9所述的通孔结构的形成方法，其特征在于，所述功能区包括金属互连层，所述虚拟功能区包括虚拟金属互连层。
12.一种掩模板，如权利要求9至11任一项所述的通孔结构的形成方法中用于形成图案化的光刻胶层，其特征在于，具有通孔的图案和赝通孔的图案。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN200810205393A CN101771032A (zh) | 2008-12-31 | 2008-12-31 | 通孔结构形成方法、半导体装置、金属互连结构和掩模板 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200810205393A CN101771032A (zh) | 2008-12-31 | 2008-12-31 | 通孔结构形成方法、半导体装置、金属互连结构和掩模板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101771032A true CN101771032A (zh) | 2010-07-07 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200810205393A Pending CN101771032A (zh) | 2008-12-31 | 2008-12-31 | 通孔结构形成方法、半导体装置、金属互连结构和掩模板 |
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|---|---|---|---|---|
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| CN103543365A (zh) * | 2012-07-10 | 2014-01-29 | 中芯国际集成电路制造(上海)有限公司 | 互连结构最小间距的测试结构及测试方法 |
| CN106505007A (zh) * | 2016-12-26 | 2017-03-15 | 成都海威华芯科技有限公司 | 一种高电子迁移率晶体管背孔刻蚀的终点监控方法 |
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013155746A1 (zh) * | 2012-04-20 | 2013-10-24 | 深圳市华星光电技术有限公司 | 一种液晶面板、液晶显示装置及其阵列基板的制作方法 |
| CN103543365A (zh) * | 2012-07-10 | 2014-01-29 | 中芯国际集成电路制造(上海)有限公司 | 互连结构最小间距的测试结构及测试方法 |
| CN103543365B (zh) * | 2012-07-10 | 2015-12-16 | 中芯国际集成电路制造(上海)有限公司 | 互连结构最小间距的测试结构及测试方法 |
| CN106505007A (zh) * | 2016-12-26 | 2017-03-15 | 成都海威华芯科技有限公司 | 一种高电子迁移率晶体管背孔刻蚀的终点监控方法 |
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