TWI750025B - 快閃記憶體裝置、其形成方法和快閃記憶體單元陣列 - Google Patents

快閃記憶體裝置、其形成方法和快閃記憶體單元陣列 Download PDF

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Abstract

一種快閃記憶體裝置，包括在具有第一導電類型摻雜的基板半導體層內形成的浮動閘極電極、在基板半導體層內形成並由浮動閘極電極橫向隔開的具有第二導電類型摻雜的一對主動區、在基板半導體層內形成並從浮動閘極電極橫向偏離的抹除閘極電極，以及覆蓋浮動閘極電極的控制閘極電極。浮動閘極電極可在基板半導體層的第一開口中形成，並且抹除閘極電極可在基板半導體層的第二開口中形成。快閃記憶體裝置的多個示例可配置成快閃記憶體單元的二維陣列。

Description

快閃記憶體裝置、其形成方法和快閃記憶體單元陣列
本公開涉及快閃記憶體裝置及其形成方法，以及快閃記憶體單元陣列。
快閃記憶體裝置藉由誘導電荷穿隧經過穿隧介電質，而在浮動閘極中儲存電荷。隨著時間推移，經過穿隧介電質的重複電荷穿隧可能損壞穿隧介電質。因此，損壞的穿隧介電質可能不利地影響快閃記憶體裝置的可靠性。此外，在半導體通道上方的浮動閘極及控制閘極的堆疊可能會形成快閃記憶體裝置明顯的形貌，此可能阻礙對覆蓋結構後續的圖案化。抹除閘極可減少對穿隧閘極的損壞。然而，使用抹除閘極需要在覆蓋抹除閘極時採用相對於浮動閘極更高的精度。因此需要方法及結構以減少在快閃記憶體裝置操作期間對穿隧介電質的損傷，並降低在快閃記憶體裝置製造期間覆蓋閘極所需的精度。
根據本公開的實施例，提供一種快閃記憶體裝置，包括在具有第一導電類型摻雜的基板半導體層內形成的浮動閘極電極、在基板半導體層內形成並且與浮動閘極電極橫向隔開的具有第二導電類型摻雜的一對主動區、在基板半導體層內形成並且與浮動閘極電極橫向偏離的抹除閘極電極，以及覆蓋浮動閘極電極的控制閘極電極。
根據本公開的實施例，提供一種快閃記憶體單元陣列，包括在具有第一導電類型摻雜的基板半導體層內形成的浮動閘極電極二維陣列、在基板半導體層內形成並沿著第一水平方向與浮動閘極電極二維陣列橫向偏離的抹除閘極電極二維陣列、在基板半導體層內形成並且沿著不同於第一水平方向的第二水平方向與浮動閘極電極二維陣列橫向偏離的具有第二導電類型摻雜的主動區二維陣列，以及覆蓋浮動閘極電極二維陣列中相應一者的控制閘極電極二維陣列，其中每個浮動閘極電極位於主動區二維陣列內的一對相鄰主動區之間。
根據本公開的實施例，提供一種形成快閃記憶體裝置的方法，包括在具有第一導電類型摻雜的基板半導體層中形成第一開口、在第一開口中形成穿隧介電質及浮動閘極電極、在基板半導體層中形成鄰近第一開口的第二開口、在第二開口中形成抹除閘極介電質及抹除閘極電極、在浮動閘極電極上方形成控制閘極介電質及控制閘極電極，以及藉由佈植具有第二導電類型摻雜的摻雜劑，在基板半導 體層內形成一對主動區，其中此對主動區由浮動閘極電極橫向隔開。
8:半導體基板
10:基板半導體層
12:淺溝槽隔離結構
17:第一光阻層
19:第一開口
20:穿隧介電質
20L:穿隧介電層
22:浮動閘極電極
22L:浮動閘極電極層
27:第二光阻層
29:第二開口
30:抹除閘極介電質
30L:抹除閘極介電層
32:抹除閘極電極
32L:抹除閘極電極層
40:控制閘極介電質
40L:控制閘極介電層
42:控制閘極電極
42L:控制閘極電極層
46:介電閘極間隔件
47:第三光阻層
62,66:主動區
70:平坦化介電層
82,84,86,88:接觸通孔結構
132:源極區
132D:深源極區
132E:源極延伸區
135:半導體通道
138:汲極區
138D:深汲極區
138E:汲極延伸區
140:閘極介電質
142:閘極電極
146:閘極間隔件
301,401:第一氧化矽層
302,402:氮化矽層
303,403:第二氧化矽層
1810,1820,1830,1840,1850,1860:步驟
B-B',C-C',E-E':平面
d1:第一深度
d2:第二深度
hd1:第一水平方向
hd2:第二水平方向
P1:第一間距
P2:第二間距
UC:單位快閃記憶體單元
當結合附圖閱讀時，從以下詳細描述中可以最好地理解本公開的各方面。應注意，根據工業中的標準方法，各種特徵未按比例繪製。實際上，為了清楚地討論，可任意增加或減少各種特徵的尺寸。
第1A圖是根據本公開的一實施例在基板半導體層中形成淺溝槽隔離結構之後的示例性結構的俯視圖。
第1B圖是沿著第1A圖的平面B-B'的示例性結構的垂直截面圖。
第2A圖是根據本公開的一實施例在基板半導體層中形成第一開口之後的示例性結構的俯視圖。
第2B圖是沿著第2A圖的平面B-B'的示例性結構的垂直截面圖。
第3A圖是根據本公開的一實施例在形成穿隧介電層及浮動閘極電極層之後的示例性結構的俯視圖。
第3B圖是沿著第3A圖的平面B-B'的示例性結構的垂直截面圖。
第4A圖是根據本公開的一實施例在形成穿隧介電質及浮動閘極電極之後的示例性結構的俯視圖。
第4B圖是沿著第4A圖的平面B-B'的示例性結構的垂直截面圖。
第5A圖是根據本公開的一實施例在基板半導體層中形成第二開口之後的示例性結構的俯視圖。
第5B圖是沿著第5A圖的平面B-B'的示例性結構的垂直截面圖。
第6A圖是根據本公開的一實施例在形成抹除閘極介電層及抹除閘極電極層之後的示例性結構的俯視圖。
第6B圖是沿著第6A圖的平面B-B'的示例性結構的垂直截面圖。
第7A圖是根據本公開的一實施例在形成抹除閘極介電質及抹除閘極電極之後的示例性結構的俯視圖。
第7B圖是沿著第7A圖的平面B-B'的示例性結構的垂直截面圖。
第8A圖是根據本公開的一實施例在形成控制閘極介電層及控制閘極電極層之後的示例性結構的俯視圖。
第8B圖是沿著第8A圖的平面B-B'的示例性結構的垂直截面圖。
第9A圖是根據本公開的一實施例在形成控制閘極電極及控制閘極介電質之後的示例性結構的俯視圖。
第9B圖是沿著第9A圖的平面B-B'的示例性結構的垂直截面圖。
第10A圖是根據本公開的一實施例在形成介電閘極間隔件之後的示例性結構的俯視圖。
第10B圖是沿著第10A圖的平面B-B'的示例性結構的垂直截面圖。
第11A圖是根據本公開的一實施例在形成主動區之後的示例性結構的俯視圖。
第11B圖是沿著第11A圖的平面B-B'的示例性結構的垂直截面圖。
第11C圖是沿著第11A圖的平面C-C'的示例性結構的垂直截面圖。
第11D圖是在第11A圖至第11C圖的製程步驟中示例性結構的邏輯區域的俯視圖。
第11E圖是沿著第11D圖的平面E-E'的示例性結構的垂直截面圖。
第12A圖是根據本公開的一實施例在形成平坦化介電層及各種接觸通孔結構之後的示例性結構的俯視圖。
第12B圖是沿著第12A圖的平面B-B'的示例性結構的垂直截面圖。
第12C圖是沿著第12A圖的平面C-C'的示例性結構的垂直截面圖。
第13圖是繪示根據本公開的一實施例的用於形成示例性結構的步驟的流程圖。
為了實現提及主題的不同特徵，以下公開內容提供了許多不同的實施例或示例。以下描述組件、配置等的具體示例以簡化本公開。當然，這些僅僅是示例，而不是限制性的。例如，在以下的描述中，在第二特徵之上或上方 形成第一特徵可以包括第一特徵和第二特徵以直接接觸形成的實施例，並且還可以包括在第一特徵和第二特徵之間形成附加特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本公開可以在各種示例中重複參考數字和/或字母。此重複是為了簡單和清楚的目的，並且本身並不表示所討論的各種實施例和/或配置之間的關係。
此外，本文可以使用空間相對術語，諸如「在…下面」、「在…下方」、「下部」、「在…上面」、「上部」等，以便於描述一個元件或特徵與如圖所示的另一個元件或特徵的關係。除了圖中所示的取向之外，空間相對術語旨在包括使用或操作中的裝置的不同取向。裝置可以以其他方式定向(旋轉90度或在其他方向上)，並且同樣可以相應地解釋在此使用的空間相對描述符號。除非另有明確說明，否則元件符號相同的每個元件被視作具有相同的材料組成，並具有相同厚度範圍內的厚度。
本公開是關於半導體裝置，且特定而言是關於包括埋藏式浮動閘極及埋藏式抹除閘極的快閃記憶體裝置及其形成方法。
一般而言，本公開的方法及結構可用於提供包括埋藏式浮動閘極電極及埋藏式抹除閘極電極的快閃記憶體裝置。埋藏式抹除閘極電極的使用提升穿隧介電質的壽命。此外，浮動閘極電極及抹除閘極電極的埋藏式配置可縮小快閃記憶體裝置的形貌。因此，在形成控制閘極電極期間，可提供用於形成元件的微影圖像更好的聚焦。快閃記憶體 裝置可以二維陣列配置而形成。現參看附圖描述本公開的實施例的各種特徵及態樣。
參看第1A圖及第1B圖，繪示了根據本公開一實施例的包括半導體基板8的示例性結構，其中半導體基板8可包括基板半導體層10。半導體基板8可為塊體半導體基板，其中基板半導體層10可從前表面延伸到背側表面，或者可為包括基板半導體層10下方的埋藏式絕緣體層(未繪示)及埋藏式絕緣體層下方的搬運基板(未繪示)的絕緣體上半導體(semiconductor-on-insulator，SOI)基板。例如，半導體基板8可為市售的單晶塊體半導體基板或市售的絕緣體上半導體基板。
基板半導體層10可包括單晶半導體材料或多晶半導體材料。在一個實施例中，整個基板半導體層10可包括單晶半導體材料，如單晶矽。基板半導體層10的半導體材料可具有第一導電類型的摻雜，此第一導電類型可為p型或n型。基板半導體層10中第一導電類型的摻雜劑的原子濃度可在1.0×1014/cm3至3.0×1017/cm3的範圍內，然而亦可使用更小或更大的原子濃度。在一個實施例中，基板半導體層10可主要由矽及第一導電類型的摻雜劑組成。
可形成淺溝槽隔離結構12在基板半導體層10的上部部分中。例如，可穿過基板半導體層10的頂表面形成深度在50奈米至500奈米範圍內的淺溝槽，但亦可使用更大或更小的深度。可藉由在基板半導體層10的頂表面上 方塗佈光阻層並對其進行圖案化，以及藉由使用各向異性蝕刻製程將光阻層中的圖案轉印到基板半導體層10的上部部分來形成淺溝槽。光阻層可隨後藉由例如灰化來移除。介電材料可沉積在淺溝槽中，並且可使用諸如化學機械拋光(chemical mechanical polishing，CMP)製程的平坦化製程，從包括基板半導體層10的頂表面的水平面上方移除介電質的多餘部分。填充淺溝槽的介電材料的剩餘部分包括淺溝槽隔離結構12。在一個實施例中，淺溝槽隔離區可界定沿著第一水平方向hd1橫向間隔開的裝置區。每個裝置區在相鄰的一對淺溝槽隔離結構12之間沿著第一水平方向hd1橫向延伸。每個裝置區可沿著第一水平方向hd1具有均勻的寬度，並且可沿著垂直於第一水平方向hd1的第二水平方向hd2橫向延伸。每個淺溝槽隔離結構12可沿著第一水平方向hd1具有30奈米至300奈米範圍內的寬度，但亦可使用更大或更小的寬度。淺溝槽隔離結構12可配置為具有第一間距P1的週期性一維陣列，即沿著第一水平方向hd1的反覆圖案的橫向距離。儘管使用兩個裝置區的部分來描述本公開，但是應當理解，示例性結構可包括多個裝置區，且所示結構可沿著第一水平方向hd1及沿著第二水平方向hd2反覆。
參看第2A圖及第2B圖，可塗佈第一光阻層17在半導體基板8的頂表面上。可微影圖案化第一光阻層17以形成穿過此層的開口陣列。第一光阻層17中的開口可位於成對的相鄰淺溝槽隔離結構12之間的裝置區區域內。第 一光阻層17中的開口的圖案可為二維週期圖案，此圖案沿著第一水平方向hd1具有第一間距P1，且沿著垂直於第一水平方向hd1的第二水平方向hd2具有第二間距P2。在此種實施例中，第一光阻層17中的開口圖案可為矩形二維週期陣列。
可執行各向異性蝕刻製程，以將第一光阻層17中的開口圖案轉移到基板半導體層10中。可形成第一開口19在基板半導體層10的位於第一光阻層17中的開口下方的區域中。形成在基板半導體層10中的第一開口19亦稱為浮動閘極開口。每個第一開口19的水平橫截面形狀可為矩形、圓角矩形(藉由將矩形的四個角變圓而得到的形狀)、圓形、橢圓形或任何其他具有或不具有直邊的曲線二維形狀。在一個實施例中，每個第一開口19的水平橫截面形狀可為大致矩形(如第2A圖及第2B圖所示)。每個第一開口19沿著第一水平方向hd1的橫向尺寸可在從20奈米到200奈米的範圍內，如從40奈米到100奈米，但亦可使用更小及更大的橫向尺寸。每個第一開口19沿著第二水平方向hd2的橫向尺寸可在從20奈米到200奈米的範圍內，如從40奈米到100奈米，但亦可使用更小及更大的橫向尺寸。每個第一開口19的底表面可位於與包括基板半導體層10的頂表面的水平面相距第一深度d1處。第一深度d1可在從20奈米到200奈米的範圍內，如從40奈米到100奈米，但亦可使用更小及更大的第一深度d1。第一光阻層17可隨後例如藉由灰化來移除。
參看第3A圖及第3B圖，可在第一開口19的底表面和側壁上以及在基板半導體層10的頂表面上方形成穿隧介電層20L。穿隧介電層20L包括穿隧介電材料，即電荷載流子(如電子或電洞)可穿隧的介電材料。例如，穿隧介電層20L可包括基板半導體層10的表面部分的熱氧化所形成的熱氧化物，此熱氧化物可實體曝露於第一開口19或者位於基板半導體層10的頂表面。穿隧介電層20L的厚度可在2奈米至6奈米的範圍內，但亦可使用更小或更大的厚度。在一個實施例中，穿隧介電層20L的水平部分及垂直部分可具有均勻的厚度。
隨後可在穿隧介電層20L上方形成浮動閘極電極層22L。浮動閘極電極層22L包括浮動閘極材料，即可用於形成浮動閘極電極的材料。例如，浮動閘極電極層22L可包括經摻雜的半導體材料(如p型摻雜多晶矽或n型摻雜多晶矽)、金屬氮化物材料(如氮化鈦或氮化鉭)及/或元素金屬或金屬間合金。其他合適的材料亦在本公開的設想範疇內。在說明性示例中，浮動閘極電極層22L包括經摻雜的多晶矽。可選擇浮動閘極電極層22L的厚度，使得第一開口19的剩餘體積由浮動閘極電極層22L填充。浮動閘極電極層22L可藉由共形沉積製程沉積，如化學氣相沉積(chemical vapor deposition，CVD)製程。
參看第4A圖及第4B圖，可執行平坦化製程以移除位於包括基板半導體層10的頂表面的水平面上方的浮動閘極電極層22L及穿隧介電層20L的部分。平坦化製 程可使用化學機械平坦化(chemical mechanical planarization，CMP)製程及/或凹陷蝕刻製程。在一個實施例中，可執行化學機械平坦化製程來平坦化浮動閘極電極層22L及穿隧介電層20L。位於相應的第一開口19中的穿隧介電層20L的每個剩餘部分包括穿隧介電質20。位於相應的第一開口19中的浮動閘極電極層22L的每個剩餘部分包括浮動閘極電極22。穿隧介電質20及浮動閘極電極22可形成在每個第一開口19中。穿隧介電質20及浮動閘極電極22可具有位於水平面的頂表面，此水平面包括基板半導體層10的頂表面。每個浮動閘極電極22可形成在相應的穿隧介電質20內，並由相應的穿隧介電質20橫向包圍。
每個浮動閘極電極22可形成在相應的第一開口19內，此第一開口19從基板半導體層10的頂表面朝向基板半導體層10的背側表面垂直延伸。每個穿隧介電質20可在相應的第一開口19的側壁及底表面上形成。浮動閘極電極22的二維陣列可在具有第一導電類型摻雜的基板半導體層10內形成。浮動閘極電極22的二維陣列可為沿著第一水平方向hd1具有第一間距P1，且沿著第二水平方向hd2具有第二間距P2的週期陣列。穿隧介電質20的二維陣列可在基板半導體層10內形成。穿隧介電質20的二維陣列可為沿第一水平方向hd1具有第一間距P1，且沿第二水平方向hd2具有第二間距P2的週期陣列。
參看第5A圖及第5B圖，可塗佈第二光阻層27 在半導體基板8的頂表面上。可微影圖案化第二光阻層27以形成從此層中穿過的開口陣列。第二光阻層27中的開口可位於包括穿隧介電質20及浮動閘極電極22的第一開口19的區域附近。在一個實施例中，可定位第二光阻層27中的開口以使得第二光阻層27中的每個開口沿著第一水平方向hd1橫向偏離相應的一個第一開口19。在一個實施例中，在平面圖中(即沿著半導體基板8的頂表面的垂直方向的俯視圖中)，第二光阻層27中的每個開口的外圍可與相應的一個第一開口19的外圍重疊。第二光阻層27中的開口的圖案可為二維週期圖案，此圖案沿著第一水平方向hd1具有第一間距P1，且沿著垂直於第一水平方向hd1的第二水平方向hd2具有第二間距P2。在此種實施例中，第二光阻層27中的開口的圖案可為矩形二維週期陣列。在一個實施例中，第二光阻層27中的每個開口可具有側壁覆蓋並接觸相應的一個穿隧介電質20的頂表面。
可執行各向異性蝕刻製程，以將第二光阻層27中的開口圖案轉移到基板半導體層10中。可在位於第二光阻層27中開口下方的基板半導體層10的區域中形成第二開口29。形成在基板半導體層10中的第二開口29亦稱為抹除閘極開口。每個第二開口29可在相應的一個第一開口19附近形成。在一個實施例中，可選擇各向異性蝕刻製程的化學性質，使得各向異性蝕刻製程選擇性地蝕刻基板半導體層10的半導體材料而非穿隧介電質20的介電材料。因此，每個第二開口29的外側壁可與相應的一個穿隧介電 質20的外側壁重合。
每個第二開口29的水平橫截面形狀可為矩形、圓角矩形(藉由將矩形的四個角變圓而得到的形狀)、圓形、橢圓形或任何其他具有或不具有直邊的曲線二維形狀。在一個實施例中，每個第二開口29的水平橫截面形狀可為大致矩形的。每個第二開口29沿著第一水平方向hd1的橫向尺寸可在從20奈米到200奈米的範圍內，如從40奈米到100奈米，但亦可使用更小及更大的橫向尺寸。每個第二開口29沿著第二水平方向hd2的橫向尺寸可在從20奈米到200奈米的範圍內，如從40奈米到100奈米，但亦可使用更小及更大的橫向尺寸。每個第二開口29的底表面可位於與包括基板半導體層10的頂表面的水平面距離第二深度d2處。第二深度d2可小於、大於或等於第一深度d1。第二深度d2可在從200奈米到200奈米的範圍內，如從40奈米到100奈米，但亦可使用更小及更大的第二深度d2。在一個實施例中，第二深度d2可小於第一深度d1。第二光阻層27可隨後例如藉由灰化來移除。
參看第6A圖及第6B圖，可形成抹除閘極介電層30L在第二開口29的底表面和側壁上以及基板半導體層10的頂表面上方。抹除閘極介電層30L可包括電荷載流子(如電子或電洞)可穿隧的抹除閘極介電材料。例如，抹除閘極介電層30L可包括ONO堆疊，即第一氧化矽層301、氮化矽層302及第二氧化矽層303的堆疊。例如，ONO堆疊的形成可藉由沉積氧化矽材料(例如，藉由正矽酸乙酯 玻璃的熱分解)或者基板半導體層10的實體曝露表面部分的熱轉換形成第一氧化矽層301、沉積氮化矽層302，及使用熱氧化製程將氮化矽層302的表面部分轉換成第二氧化矽層303。抹除閘極介電層30L的厚度可在2奈米至6奈米的範圍內，但亦可使用更小或更大的厚度。在一個實施例中，抹除閘極介電層30L的水平部分及垂直部分可具有均勻的厚度。
可隨後形成抹除閘極電極層32L在抹除閘極介電層30L上。抹除閘極電極層32L包括閘極電極材料。例如，抹除閘極電極層32L可包括經摻雜的半導體材料(如p型摻雜多晶矽或n型摻雜多晶矽)、金屬氮化物材料(如氮化鈦或氮化鉭)及/或元素金屬或金屬間合金。其他合適的材料亦在本公開的設想範疇內。在說明性示例中，抹除閘極電極層32L包括經摻雜的多晶矽。可選擇抹除閘極電極層32L的厚度，使得第二開口29的剩餘體積可由抹除閘極電極層32L填充。可藉由共形沉積製程沉積抹除閘極電極層32L，如化學氣相沉積(chemical vapor deposition，CVD)製程。
參看第7A圖及第7B圖，可執行平坦化製程以移除抹除閘極電極層32L及抹除閘極介電層30L的某些部分，此些部分位於包括基板半導體層10的頂表面的水平面上方。平坦化製程可使用化學機械平坦化(chemical mechanical planarization，CMP)製程及/或凹陷蝕刻製程。在一個實施例中，可執行化學機械平坦化製程來 平坦化抹除閘極電極層32L及抹除閘極介電層30L。位於相應的第二開口29中的抹除閘極介電層30L的每個剩餘部分包括抹除閘極介電質30。位於相應的第二開口29中的抹除閘極電極層32L的每個剩餘部分包括抹除閘極電極32。可在每個第二開口29中形成抹除閘極介電質30及抹除閘極電極32。抹除閘極介電質30及抹除閘極電極32可具有位於水平面的頂表面，此水平面包括基板半導體層10的頂表面。每個抹除閘極電極32可形成在相應的抹除閘極介電質30內，並且可由抹除閘極介電質30橫向包圍。
每個抹除閘極電極32可形成在相應的第二開口29內，此第二開口29從基板半導體層10的頂表面朝向基板半導體層10的背側表面垂直延伸。每個抹除閘極介電質30可在相應的第二開口29的側壁及底表面上形成。抹除閘極電極32的二維陣列可在具有第一導電類型摻雜的基板半導體層10內形成。抹除閘極電極32的二維陣列可為沿著第一水平方向hd1具有第一間距P1，及沿著第二水平方向hd2具有第二間距P2的週期陣列。抹除閘極介電質30的二維陣列可形成在基板半導體層10內。抹除閘極介電質30的二維陣列可為沿著第一水平方向hd1具有第一間距P1，及沿著第二水平方向hd2具有第二間距P2的週期陣列。
浮動閘極電極22及抹除閘極電極32可在基板半導體層10內形成。在一個實施例中，每個抹除閘極電極 32可沿著第一水平方向hd1與最接近的浮動閘極電極22橫向間隔開。在一個實施例中，每個抹除閘極電極32可在沿著第一水平方向hd1與最接近的浮動閘極電極22橫向隔開的位置形成，即橫向偏移。在一個實施例中，每個抹除閘極電極32可藉由穿隧介電質20的垂直部分及抹除閘極介電質30的垂直部分與最接近的浮動閘極電極22橫向隔開。在此種實施例中，每個抹除閘極電極32及最接近的浮動閘極電極22之間的橫向間距可為穿隧介電質20的厚度與抹除閘極介電質30的厚度之和。抹除閘極電極32的二維陣列可在基板半導體層10內形成，且可沿著第一水平方向hd1橫向偏離浮動閘極電極22的二維陣列。每一對相鄰的抹除閘極電極32及浮動閘極電極22之間的偏移方向在本案稱為軸向方向(axial direction)。每組相鄰的穿隧介電質20、浮動閘極電極22、抹除閘極介電質30及抹除閘極電極32可鏡像對稱於沿著軸向水平延伸的垂直平面。在繪示的示例中，軸向方向可為第一水平方向hd1。
參看第8A圖及第8B圖，可沉積控制閘極介電層40L在基板半導體層10的頂表面上方。控制閘極介電層40L可直接沉積在穿隧介電質20、浮動閘極電極22、抹除閘極介電質30及抹除閘極電極32的頂表面上。在一個實施例中，穿隧介電質20、浮動閘極電極22、抹除閘極介電質30及抹除閘極電極32的頂表面可與基板半導體層10的頂表面共面。控制閘極介電層40L包括厚度足夠的控制閘極介電材料，足以防止操作期間電荷載流子的穿隧。 例如，控制閘極介電層40L可包括ONO堆疊，即第一氧化矽層401、氮化矽層402及第二氧化矽層403的堆疊。例如，ONO堆疊的形成可藉由沉積氧化矽材料(例如，藉由正矽酸乙酯玻璃的熱分解)或者熱轉換基板半導體層10、浮動閘極電極22及抹除閘極電極32的實體曝露表面部分來形成第一氧化矽層401、沉積氮化矽層402，及使用熱氧化製程將氮化矽層402的表面部分轉換成第二氧化矽層403。控制閘極介電層40L的厚度可在3奈米至12奈米的範圍內，但亦可使用更小或更大的厚度。控制閘極介電層40L可形成為整體具有均勻厚度的平面材料層。
可隨後在控制閘極介電層40L上形成控制閘極電極層42L。控制閘極電極層42L包括閘極電極材料。例如，控制閘極電極層42L可包括經摻雜的半導體材料(如p型摻雜多晶矽或n型摻雜多晶矽)、金屬氮化物材料(如氮化鈦或氮化鉭)及/或元素金屬或金屬間合金。其他合適的材料亦在本公開的設想範疇內。在說明性示例中，控制閘極電極層42L包括經摻雜的多晶矽。控制閘極電極層42L的厚度可在從50奈米到300奈米的範圍內，如從100奈米到200奈米，但亦可使用更小及更大的厚度。控制閘極電極層42L可藉由諸如化學氣相沉積(chemical vapor deposition，CVD)製程的共形沉積製程來沉積，或者可藉由諸如物理氣相沉積(physical vapor deposition，PVD)製程(既濺射)的非共形沉積製程來沉積。
參看第9A圖及第9B圖，可塗佈第三光阻層47 在控制閘極電極層42L上方，並且可經微影圖案化以形成包括離散光阻劑材料部分的圖案化光阻層。可在與浮動閘極電極22的二維陣列重疊的區域中形成第三光阻層47的光阻劑材料的圖案化部分。在一個實施例中，每個浮動閘極電極22可完全由第三光阻層47的微影圖案化部分覆蓋。在一個實施例中，第三光阻層47的離散圖案化部分的側壁可在穿隧介電質20的頂表面的區域內形成。在一個實施例中，第三光阻層47的離散圖案化部分可形成為光阻劑材料部分的週期二維陣列，此陣列具有沿著第一水平方向hd1的第一間距P1及沿著第二水平方向hd2的第二間距P2。
控制閘極介電層40L及控制閘極電極層42L是在平坦表面上所形成，不具有或具有最小的形貌變化。圖案化第三光阻層47的微影圖案化製程可形成焦平面位於第三光阻層47內的微影圖像。由於第三光阻層47在圖像形成時沒有任何形貌變化，因此圖案化第三光阻層47時可具有高圖案保真度(fidelity)。
可執行各向異性蝕刻製程(如反應性離子蝕刻製程)，以將第三光阻層47中的圖案轉移穿過控制閘極電極層42L及控制閘極介電層40L。可使用圖案化的第三光阻層47做為蝕刻遮罩來各向異性地蝕刻控制閘極電極層42L及控制閘極介電層40L。控制閘極電極層42L的圖案化部分包括控制閘極電極42，而控制閘極介電層40L的圖案化部分包括控制閘極介電質40。可在每個浮動閘極電極22上方形成控制閘極介電質40及控制閘極電極42的 垂直堆疊。每個控制閘極介電質40可直接位於下層的浮動閘極電極22的頂表面上。因此，控制閘極介電質40可接觸下層的浮動閘極電極22的整個頂表面，且可接觸下層的穿隧介電質20的頂表面的內圍。每個控制閘極電極42覆蓋相應的下層的浮動閘極電極22，並藉由控制閘極介電質40與相應的下層浮動閘極電極22垂直隔開。每個穿隧介電質20橫向圍繞相應的浮動閘極電極22，並接觸相應的控制閘極介電質40的底表面。可形成控制閘極電極42的二維陣列，其可為沿著第一水平方向hd1具有第一間距P1且沿著第二水平方向hd2具有第二間距P2的週期二維陣列。第三光阻層47可隨後例如藉由灰化來移除。
參看第10A圖及第10B圖，可共形地沉積介電間隔件材料層在控制閘極電極42、控制閘極介電質40及半導體基板8中形成的各種結構的實體曝露表面上。介電間隔件材料層包括諸如氧化矽或氮化矽的介電材料。其他合適的材料亦在本公開的設想範疇內。介電間隔材料層的共形沉積可例如藉由化學氣相沉積製程，如低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)製程來實現。介電間隔件材料層的厚度可在從5奈米到80奈米的範圍內，如從10奈米到40奈米，但亦可使用更小及更大的厚度。介電間隔件材料層的厚度小於每個抹除閘極介電質30沿著第一水平方向hd1的橫向尺寸，使得在介電閘極間隔件形成之後可實體曝露每個抹除閘極電極32的頂表面。
可執行各向異性蝕刻製程來移除介電間隔件材料層的水平延伸部分。從控制閘極電極42的頂表面上方及從半導體基板8的頂表面上方移除介電間隔件材料層的水平延伸部分，其中從半導體基板8的頂表面移除的部分與控制閘極電極42橫向間隔大於介電間隔件材料層厚度。橫向圍繞相應一個控制閘極電極42的介電間隔材料層的垂直延伸部分構成介電閘極間隔件46。每個介電閘極間隔件46可具有大致管狀的構造，並且因此可在拓撲學上與圓環體同胚。每個介電閘極間隔件46的橫向厚度可與介電間隔件材料層的厚度相同，因此可在從5奈米到80奈米的範圍內，如從10奈米到40奈米，但亦可使用更小及更大的厚度。在形成介電閘極間隔件46之後，可實體曝露抹除閘極電極32及抹除閘極介電質30的頂表面。每個介電閘極間隔件46接觸抹除閘極介電質30的垂直部分的頂表面。在一個實施例中，每個介電閘極間隔件46可接觸下層的穿隧介電質20的頂表面的至少一部分及/或全部外圍。在一個實施例中，每個介電閘極間隔件46可接觸相應的控制閘極電極42的所有側壁及相應的下層的穿隧介電質20的頂表面，穿隧介電質20可形成在基板半導體層10中並且橫向圍繞浮動閘極電極22。
參看第11A圖至第11E圖，藉由執行至少一個遮罩離子佈植製程，可在示例性結構的各個區域中形成各個主動區62、主動區66、源極區132、汲極區138。第11A圖至第11C圖繪示了其中形成快閃記憶體單元二維陣列的 記憶體區域。第11D圖及第11E圖繪示了形成邏輯元件(如控制快閃記憶體單元操作的控制電路的場效應電晶體)於其中的邏輯區域。在第8A圖及第8B圖的製程步驟中，可在邏輯區域中形成邏輯閘極介電層來代替控制閘極介電層40L。例如在形成第二氧化矽層403之前從邏輯區域移除氮化矽層402及第一氧化矽層401。在形成第二氧化矽層403的同時，可在基板半導體層10的頂表面上的邏輯區域中形成氧化矽層。在記憶體陣列區域中形成控制閘極電極層42L的同時，可在邏輯區域中形成控制閘極電極層42L。邏輯區域中的控制閘極電極層42L及氧化矽層可圖案化以形成閘極堆疊，每個閘極堆疊可包括閘極介電質140及閘極電極142。在形成介電閘極間隔件46的同時，可在每個閘極堆疊(包括閘極介電質140及閘極電極142)的周圍形成閘極間隔件146。
在形成閘極間隔件146之前及/或之後，可將電子摻雜劑(例如p型摻雜劑或n型摻雜劑)佈植到邏輯區中的基板半導體層10的未遮蔽部分中以形成源極區132及汲極區138。每個源極區132可包括源極延伸區132E及深源極區132D，且每個汲極區138可包括汲極延伸區138E及深汲極區138D。位於閘極堆疊(閘極介電質140及閘極電極142)下方並位於一對源極區132及汲極區138之間的基板半導體層10的每個表面部分構成半導體通道135。邏輯區域可包括p型場效應電晶體(即包括p型摻雜源極區、p型摻雜汲極區及n型摻雜通道區的場效應電晶體)及n型 場效應電晶體(即包括n型摻雜源極區、n型摻雜汲極區及p型摻雜通道區的場效應電晶體)。
用於形成場效應電晶體的源極區132及汲極區138的遮罩離子佈植製程的子集合可用於將第二導電類型的摻雜劑佈植在記憶體陣列區域中的基板半導體層10的離散表面部分。第二導電類型與第一導電類型相反。例如，若第一導電類型是p型，則第二導電類型是n型，反之亦然。
佈植在記憶體陣列區域的第二導電類型的摻雜劑可形成主動區62、主動區66。在快閃記憶體單元的操作期間，主動區62、主動區66可用作源極區或汲極區。主動區62、主動區66可包括軸向主動區62，此些軸向主動區62沿著軸向方向(如第一水平方向hd1)橫向偏離最接近的一個浮動閘極電極22。此外，主動區62、主動區66可包括橫向主動區66，此些橫向主動區66沿著橫向方向橫向偏離最接近的一個浮動閘極電極22，此橫向方向是垂直於軸向的水平方向。在說明性示例中，橫向方向可為第二水平方向hd2。
在一個實施例中，可在一對穿隧介電質20之間形成每個橫向主動區66，此對穿隧介電質20沿著諸如第二水平方向hd2的橫向方向橫向隔開。每個軸向主動區62可沿著軸向方向(諸如第一水平方向hd1)與最接近的浮動閘極電極22隔開。軸向主動區62可相對於最接近的浮動閘極電極22位於抹除閘極電極32的相對側。橫向主動區 66可接觸一對穿隧介電質20的側壁。接觸相應橫向主動區66的穿隧介電質20的側壁可平行於第一水平方向hd1。軸向主動區62可接觸最接近的穿隧介電質20的側壁。接觸相應軸向主動區62的穿隧介電質20的側壁可平行於第二水平方向hd2。軸向主動區62可接觸相應的一個淺溝槽隔離結構12。
可在主動區62、主動區66與基板半導體層10之間的每個界面處形成p-n接面。軸向主動區62可形成為軸向主動區62的二維週期陣列，此陣列沿著第一水平方向hd1具有第一間距P1，且沿著第二水平方向hd2具有第二間距P2。橫向主動區66可形成為橫向主動區66的二維陣列，此陣列沿著第一水平方向hd1具有第一間距P1，並且沿著第二水平方向hd2具有第二間距P2。
可藉由為每個快閃記憶體單元佈植具有第二導電類型摻雜的摻雜劑而在基板半導體層10內形成一對主動區(如一對橫向主動區66)。此對主動區可由位於其間的浮動閘極電極22橫向隔開。例如，此對主動區形成在浮動閘極電極22的相對兩側上，且沿著垂直於第一水平方向hd1的第二水平方向hd2橫向隔開。
在多個快閃記憶體單元可以二維陣列配置形成的實施例中，可由沿著第二水平方向hd2橫向隔開的一對相鄰快閃記憶體單元共用橫向主動區66。在此種實施例中，可在基板半導體層10內形成主動區的二維陣列(如橫向主動區66的二維陣列)。橫向主動區66的二維陣列可具有 第二導電類型的摻雜，且可沿著不同於第一水平方向hd1的第二水平方向hd2橫向偏離於浮動閘極電極22的二維陣列。每個浮動閘極電極22可位於橫向主動區66的二維陣列內相鄰的一對橫向主動區66之間。
在一個實施例中，每個介電閘極間隔件46可接觸相應控制閘極電極42的所有側壁、一對主動區(如一對橫向主動區66)的每個頂表面，及在基板半導體層10內形成並橫向圍繞相應浮動閘極電極22的下方穿隧介電質20的頂表面。
參看第12A圖至第12C圖，可沉積平坦化介電層70在控制閘極電極42的二維陣列及半導體基板8上方。平坦化介電層70包括自平坦化介電材料或可藉由平坦化製程平坦化的介電材料。例如，平坦化介電層70可包括可流動氧化物(flowable oxide，FOX)、未摻雜的矽酸鹽玻璃或經摻雜的矽酸鹽玻璃。在平坦化介電層70可平坦化的實施例中，可執行化學機械平坦化製程以形成覆蓋控制閘極電極42的頂表面的水平頂表面。平坦化介電層70橫向圍繞並覆蓋每個控制閘極電極42及介電閘極間隔件46。平坦化介電層70可接觸每個抹除閘極電極32的頂表面。
可塗佈光阻層(未繪示)在平坦化介電層70上，且可經微影圖案化以在覆蓋控制閘極電極42、抹除閘極電極32、軸向主動區62及橫向主動區66的區域中形成開口。可執行各向異性蝕刻製程以將光阻層中的開口的圖案轉移穿過平坦化介電層70。可形成垂直延伸穿過平坦化介電層 70的通孔腔。通孔腔包括延伸到控制閘極電極42中相應一者的控制閘極接觸通孔腔，延伸到抹除閘極電極32中相應一者的抹除閘極接觸通孔腔，延伸到軸向主動區62中相應一者的軸向接觸通孔腔，及延伸到橫向主動區66中相應一者的橫向接觸通孔腔。
可選地，可在控制閘極電極42、抹除閘極電極32、軸向主動區62及橫向主動區66的實體曝露表面上形成金屬半導體合金區域(未繪示)。與半導體材料形成金屬半導體合金的金屬材料可沉積在控制閘極電極42、抹除閘極電極32、軸向主動區62及橫向主動區66的實體曝露的頂表面上，並可執行退火製程以誘發金屬半導體合金材料的形成。在一個實施例中，金屬半導體合金可包括金屬矽化物。金屬材料可包括例如鎢、鈦、鈷、鎳或其金屬合金。其他合適的材料亦在本公開的設想範疇內。可使用選擇性濕式蝕刻製程，相對於金屬半導體合金而選擇性地移除金屬材料中未反應的部分。
可沉積至少一種金屬材料在各種通孔腔的剩餘體積中。至少一種金屬材料可包括例如金屬氮化物襯墊(如TiN、TaN或WN)及金屬填充材料(如鎢、銅、鈷、釕或鉬)。其他合適的材料亦在本公開的設想範疇內。可藉由平坦化製程移除覆蓋平坦化介電層70的頂表面的至少一種金屬材料的多餘部分，此平坦化製程可使用化學機械平坦化製程及/或凹陷蝕刻製程。各種通孔腔中的至少一種金屬材料的剩餘部分包括接觸通孔結構84、接觸通孔結構88、 接觸通孔結構82、接觸通孔結構86。各種接觸通孔結構包括接觸控制閘極電極42中相應一者的頂表面的控制閘極接觸通孔結構84、接觸抹除閘極電極32中相應一者的頂表面的抹除閘極接觸通孔結構88、接觸軸向主動區62中相應一者的頂表面的軸向主動區接觸通孔結構82，及接觸橫向主動區66中相應一者的頂表面的橫向主動區接觸通孔結構86。
每個快閃記憶體單元包括在平坦化介電層70內形成並接觸控制閘極電極42的控制閘極接觸通孔結構84、在平坦化介電層70內形成並接觸一對主動區(如一對橫向主動區66)的頂表面的一對主動區接觸通孔結構(如一對橫向主動區接觸通孔結構86)，及在平坦化介電層70內形成並接觸抹除閘極電極32的頂表面的抹除閘極接觸通孔結構88。
在可形成快閃記憶體單元二維陣列的實施例中，可在相鄰的一對快閃記憶體單元之間共用橫向主動區66。在一個實施例中，快閃記憶體單元陣列包括單位快閃記憶體單元UC的二維週期陣列。單位快閃記憶體單元UC可在二維週期陣列內反覆，陣列沿著第一水平方向hd1具有第一間距P1，且陣列沿著第二水平方向hd2具有第二間距P2。浮動閘極電極22的二維陣列、抹除閘極電極32的二維陣列、橫向主動區66的二維陣列及控制閘極電極42的二維陣列中的每一者可沿著第一水平方向hd1具有相同的第一間距P1，且沿著第二水平方向hd2具有相同的第二 間距P2。
二維週期陣列中的每個單位快閃記憶體單元UC包括浮動閘極電極22二維陣列中的一個浮動閘極電極22、抹除閘極電極32二維陣列中的一個抹除閘極電極32、主動區二維陣列(如橫向主動區66)中的一個主動區(如橫向主動區66)，及控制閘極電極42二維陣列中的一個控制閘極電極42。位於沿第二水平方向hd2橫向隔開的一對浮動閘極電極22之間的每個主動區(如每個橫向主動區66)可接觸一對穿隧介電質20，此對穿隧介電質20接觸此對浮動閘極電極22內的相應浮動閘極電極22。
快閃記憶體單元陣列內的每個浮動閘極電極22可位於相應的第一開口19內，第一開口19從基板半導體層10的頂表面朝向基板半導體層10的背側表面垂直延伸，且快閃記憶體單元陣列內的每個抹除閘極電極32可位於相應的第二開口29內，第二開口29從基板半導體層10的頂表面朝向基板半導體層10的背側表面垂直延伸。
根據本公開的各種實施例，提供了一種快閃記憶體裝置，包括在具有第一導電類型摻雜的基板半導體層10內形成的浮動閘極電極22、在基板半導體層10內形成且由浮動閘極電極22橫向隔開的具有第二導電類型摻雜的一對主動區(如一對橫向主動區66)、在基板半導體層10內形成且橫向偏離(例如沿著第一水平方向hd1)浮動閘極電極22的抹除閘極電極32，及覆蓋浮動閘極電極22的控制閘極電極42。
根據本公開的各種實施例，提供了一種快閃記憶體單元陣列，包括可在具有第一導電類型摻雜的基板半導體層10內形成的浮動閘極電極22的二維陣列、可在基板半導體層10內形成且沿著第一水平方向hd1橫向偏離浮動閘極電極22二維陣列的抹除閘極電極32的二維陣列、可在基板半導體層10內形成且沿著不同於第一水平方向hd1的第二水平方向hd2橫向偏離浮動閘極電極22二維陣列的具有第二導電類型摻雜的主動區(如橫向主動區66)的二維陣列，及覆蓋浮動閘極電極22中相應一者的控制閘極電極42的二維陣列，其中每個浮動閘極電極22位於主動區二維陣列內的一對相鄰主動區之間。
參看第13圖，此流程圖繪示了用於形成本公開的示例性結構的步驟。參看步驟1810，可在具有第一導電類型摻雜的基板半導體層10中形成第一開口19。參看步驟1820，可在第一開口19中形成穿隧介電質20及浮動閘極電極22。參看步驟1830，可在基板半導體層10中形成鄰近第一開口19的第二開口29。參看步驟1840，可在第二開口29中形成抹除閘極介電質30及抹除閘極電極32。參看步驟1850，可在浮動閘極電極22上形成控制閘極介電質40及控制閘極電極42。參看步驟1860，藉由佈植具有第二導電類型摻雜的摻雜劑，可在基板半導體層10內形成一對主動區(如一對橫向主動區66)，其中此對主動區由浮動閘極電極22橫向隔開。
可藉由在鄰近浮動閘極電極22的一對主動區上提 供電偏壓來對每個快閃記憶體單元進行程式化(programmed)。例如，與浮動閘極電極22相鄰的一對橫向主動區66可施加電偏壓以在其間提供電位差，且覆蓋浮動閘極電極22的控制閘極電極42可施加電偏壓以誘導電荷載流子(如電子)從位於浮動閘極電極22下方的基板半導體層10的通道部分穿隧、經過穿隧介電質20並進入浮動閘極電極22。或者，可使用一對軸向主動區62及橫向主動區66以在其間提供電位差，同時向控制閘極電極42施加程式化電壓以誘導電荷載流子穿隧到浮動閘極電極22中。
可藉由施加電偏壓在鄰近浮動閘極電極22的一對橫向主動區66，以在其間提供電位差，並藉由向覆蓋浮動閘極電極22的控制閘極電極42施加感測電壓，來感測每個快閃記憶體單元。感測電壓的大小小於程式化電壓，且不足以將電荷載流子(如電子)穿隧到浮動閘極電極22中。浮動閘極電極22中的電荷量控制流經浮動閘極電極22下方的基板半導體層10的通道部分的電流大小。因此，可由感測操作來確定快閃記憶體單元的狀態，其狀態在由浮動閘極電極22中捕獲的電荷量所表示。或者，一對的軸向主動區62及橫向主動區66可用於為感測操作提供電位差，同時施加(強度小於程式化電壓的)感測電壓到控制閘極電極42，以量測流經浮動閘極電極22下方的基板半導體層10的通道部分的電流大小。
可藉由施加電偏壓到抹除閘極電極32來抹除每個 快閃記憶體單元。例如，若在浮動閘極電極22中捕獲電子，則可向抹除閘極電極32施加較大正偏壓，以誘導電子從浮動閘極電極22穿隧到抹除閘極電極32中。可施加負偏壓到控制閘極電極42，以協助電子從浮動閘極電極22穿隧到抹除閘極電極32中。
本公開的各種結構及方法可用於提供一種快閃記憶體裝置，其中每個浮動閘極電極22及每個抹除閘極電極32埋藏在基板半導體層10內，並位於包括基板半導體層10的平坦頂表面的水平面下方。在程式化操作期間，可使用穿隧介電質20的垂直部分及穿隧介電質20的水平底部來使電荷載流子穿隧到浮動閘極電極22中，其中垂直部分沿著第一水平方向hd1橫向延伸。在抹除操作期間，可使用沿第二水平方向hd2橫向延伸的穿隧介電質20的另一不同垂直部分來使電荷載流子穿隧離開浮動閘極電極22。因此，可延長穿隧介電質20的壽命，且可在更多的程式化及抹除操作下操作快閃記憶體裝置。
根據本公開的實施例，提供一種快閃記憶體裝置，包括在具有第一導電類型摻雜的基板半導體層內形成的浮動閘極電極、在基板半導體層內形成並且與浮動閘極電極橫向隔開的具有第二導電類型摻雜的一對主動區、在基板半導體層內形成並且與浮動閘極電極橫向偏離的抹除閘極電極，以及覆蓋浮動閘極電極的控制閘極電極。
在一些實施例中，浮動閘極電極的頂表面位於包括基板半導體層的頂表面的水平面。在一些實施例中，抹除 閘極電極的頂表面位於包括基板半導體層的頂表面的水平面。在一些實施例中，浮動閘極電極位於第一開口內，第一開口從基板半導體層的頂表面朝向基板半導體層的背側表面垂直延伸，且穿隧介電質位於第一開口的側壁及底表面上。在一些實施例中，抹除閘極電極位於第二開口內，第二開口從基板半導體層的頂表面朝向基板半導體層的背側表面垂直延伸，且抹除閘極介電質位於第二開口的側壁及底表面上。在一些實施例中，抹除閘極電極藉由穿隧介電質的垂直部分及抹除閘極介電質的垂直部分而與浮動閘極電極橫向隔開。在一些實施例中，第一開口的底表面位於與包括基板半導體層的頂表面的水平面距離第一深度處，第二開口的底表面位於與包括基板半導體層的頂表面的水平面距離第二深度處，且第二深度不同於第一深度。在一些實施例中，快閃記憶體裝置進一步包括控制閘極介電質位於浮動閘極電極的頂表面上，以及穿隧介電質橫向圍繞浮動閘極電極並接觸控制閘極介電質的底表面。在一些實施例中，抹除閘極電極沿著第一水平方向與浮動閘極電極橫向隔開，且一對主動區沿著垂直於第一水平方向的第二水平方向彼此橫向隔開。在一些實施例中，快閃記憶體裝置進一步包括介電閘極間隔件接觸控制閘極電極的所有側壁、一對主動區的每個頂表面和在基板半導體層中形成並橫向圍繞浮動閘極電極的穿隧介電質的頂表面，以及平坦化介電層橫向包圍並覆蓋控制閘極電極、介電閘極間隔件並接觸抹除閘極電極的頂表面。在一些實施例中，快閃記 憶體裝置進一步包括控制閘極接觸通孔結構在平坦化介電層中形成並接觸控制閘極電極、一對主動區接觸通孔結構在平坦化介電層中形成並接觸一對主動區的頂表面，以及抹除閘極接觸通孔結構在平坦化介電層中形成並接觸抹除閘極電極的頂表面。
根據本公開的實施例，提供一種快閃記憶體單元陣列，包括在具有第一導電類型摻雜的基板半導體層內形成的浮動閘極電極二維陣列、在基板半導體層內形成並沿著第一水平方向與浮動閘極電極二維陣列橫向偏離的抹除閘極電極二維陣列、在基板半導體層內形成並且沿著不同於第一水平方向的第二水平方向與浮動閘極電極二維陣列橫向偏離的具有第二導電類型摻雜的主動區二維陣列，以及覆蓋浮動閘極電極二維陣列中相應一者的控制閘極電極二維陣列，其中每個浮動閘極電極位於主動區二維陣列內的一對相鄰主動區之間。
在一些實施例中，浮動閘極電極二維陣列、抹除閘極電極二維陣列、主動區二維陣列及控制閘極電極二維陣列中的每一者沿著第一水平方向具有相同的第一間距，且沿著第二水平方向具有相同的第二間距。在一些實施例中，快閃記憶體單元陣列包括單位快閃記憶體單元二維週期陣列，單位快閃記憶體單元二維週期陣列中的每個單位快閃記憶體單元包括浮動閘極電極二維陣列中的浮動閘極電極、抹除閘極電極二維陣列中的抹除閘極電極、主動區二維陣列中的主動區及控制閘極電極二維陣列中的控制閘極電極， 且位於沿第二水平方向橫向隔開的一對浮動閘極電極之間的每個主動區皆接觸一對穿隧介電質，此對穿隧介電質接觸此對浮動閘極電極內的相應浮動閘極電極。在一些實施例中，快閃記憶體單元陣列內的每個浮動閘極電極位於相應的第一開口內，第一開口從基板半導體層的頂表面朝向基板半導體層的背側表面垂直延伸，並且快閃記憶體單元陣列內的每個抹除閘極電極位於相應的第二開口內，第二開口從基板半導體層的頂表面朝向基板半導體層的背側表面垂直延伸。
根據本公開的實施例，提供一種形成快閃記憶體裝置的方法，包括在具有第一導電類型摻雜的基板半導體層中形成第一開口、在第一開口中形成穿隧介電質及浮動閘極電極、在基板半導體層中形成鄰近第一開口的第二開口、在第二開口中形成抹除閘極介電質及抹除閘極電極、在浮動閘極電極上方形成控制閘極介電質及控制閘極電極，以及藉由佈植具有第二導電類型摻雜的摻雜劑，在基板半導體層內形成一對主動區，其中此對主動區由浮動閘極電極橫向隔開。
在一些實施例中，方法進一步包括在第一開口的底表面及側壁上及基板半導體層的頂表面上方沉積穿隧介電層、在穿隧介電層上沉積浮動閘極電極層，以及從包括基板半導體層的頂表面的水平面上方移除部分的浮動閘極電極層及穿隧介電層，其中浮動閘極電極層的剩餘部分包括浮動閘極電極，並且穿隧介電層的剩餘部分包括穿隧介電 質。在一些實施例中，方法進一步包括在第二開口的底表面及側壁上及基板半導體層的頂表面上方沉積抹除閘極介電層、在抹除閘極介電層上沉積抹除閘極電極層，以及從包括基板半導體層的頂表面的水平面上方移除部分的抹除閘極電極層及抹除閘極介電層，其中抹除閘極電極層的剩餘部分包括抹除閘極電極，並且抹除閘極介電層的剩餘部分包括抹除閘極介電質。在一些實施例中，方法進一步包括在浮動閘極電極、抹除閘極電極及基板半導體層上沉積控制閘極介電層、在控制閘極介電層上沉積控制閘極電極層、用圖案化光阻層遮掩控制閘極電極層的一部分，此部分覆蓋浮動閘極電極，以及使用圖案化光阻層做為蝕刻遮罩，各向異性地蝕刻控制閘極電極層及控制閘極介電層，其中控制閘極電極層的圖案化部分包括控制閘極電極，並且控制閘極介電層的圖案化部分包括控制閘極介電質。在一些實施例中，抹除閘極電極形成在沿著第一水平方向與浮動閘極電極橫向隔開的位置，並且一對主動區形成在浮動閘極電極的相對側上，並且沿著垂直於第一水平方向的第二水平方向橫向隔開。
前面概述一些實施例的特徵，使得本領域技術人員可更好地理解本公開的觀點。本領域技術人員應該理解，他們可以容易地使用本公開做為設計或修改其他製程和結構的基礎，以實現相同的目的和/或實現與本文介紹之實施例相同的優點。本領域技術人員還應該理解，這樣的等同構造不脫離本公開的精神和範圍，並且在不脫離本公開的 精神和範圍的情況下，可以進行各種改變、替換和變更。
8:半導體基板
10:基板半導體層
12:淺溝槽隔離結構
20:穿隧介電質
22:浮動閘極電極
30:抹除閘極介電質
32:抹除閘極電極
40:控制閘極介電質
42:控制閘極電極
46:介電閘極間隔件
62:軸向主動區
70:平坦化介電層
82,84,88:接觸通孔結構
401:第一氧化矽層
402:氮化矽層
403:第二氧化矽層

Claims (10)

  1. 一種快閃記憶體裝置，包括：一浮動閘極電極，在具有一第一導電類型的一摻雜的一基板半導體層內形成；一穿隧介電質，橫向環繞該浮動閘極電極；一對主動區，在該基板半導體層內形成，該對主動區具有一第二導電類型的一摻雜並且由該浮動閘極電極和該穿隧介電質的一第一垂直部分橫向隔開；一抹除閘極電極，在該基板半導體層內形成，並且與該浮動閘極電極橫向偏離，該穿隧介電質的一第二垂直部分位於該浮動閘極電極和該抹除閘極電極之間；及一控制閘極電極，覆蓋該浮動閘極電極。
  2. 如請求項1所述之快閃記憶體裝置，其中：該浮動閘極電極位於一第一開口內，該第一開口從該基板半導體層的一頂表面朝向該基板半導體層的一背側表面垂直延伸；及該穿隧介電質位於該第一開口的側壁及一底表面上。
  3. 如請求項2所述之快閃記憶體裝置，其中：該抹除閘極電極位於一第二開口內，該第二開口從該基板半導體層的該頂表面朝向該基板半導體層的該背側表面垂直延伸；及一抹除閘極介電質位於該第二開口的側壁及一底表面 上。
  4. 如請求項3所述之快閃記憶體裝置，其中該抹除閘極電極藉由該穿隧介電質的該第二垂直部分及該抹除閘極介電質的一垂直部分而與該浮動閘極電極橫向隔開。
  5. 如請求項3所述之快閃記憶體裝置，其中：該第一開口的該底表面位於與包括該基板半導體層的該頂表面的一水平面距離一第一深度處；該第二開口的該底表面位於與包括該基板半導體層的該頂表面的該水平面距離一第二深度處；及該第二深度不同於該第一深度。
  6. 如請求項1所述之快閃記憶體裝置，其中：該抹除閘極電極沿著一第一水平方向與該浮動閘極電極橫向隔開；及該對主動區沿著垂直於該第一水平方向的一第二水平方向彼此橫向隔開。
  7. 一種快閃記憶體單元陣列，包括：一浮動閘極電極二維陣列，在具有一第一導電類型的一摻雜的一基板半導體層內形成；一抹除閘極電極二維陣列，在該基板半導體層內形成， 並沿著一第一水平方向與該浮動閘極電極二維陣列橫向偏離；一主動區二維陣列，在該基板半導體層內形成，該主動區二維陣列具有一第二導電類型的一摻雜並且沿著不同於該第一水平方向的一第二水平方向與該浮動閘極電極二維陣列橫向偏離，其中每個浮動閘極電極位於該主動區二維陣列內的一對相鄰主動區之間；及一控制閘極電極二維陣列，覆蓋該浮動閘極電極二維陣列中相應一者。
  8. 如請求項7所述之快閃記憶體單元陣列，其中該浮動閘極電極二維陣列、該抹除閘極電極二維陣列、該主動區二維陣列，及該控制閘極電極二維陣列中的每一者沿著該第一水平方向具有相同的一第一間距，且沿著該第二水平方向具有相同的一第二間距。
  9. 如請求項8所述之快閃記憶體單元陣列，其中：該快閃記憶體單元陣列包括一單位快閃記憶體單元二維週期陣列；該單位快閃記憶體單元二維週期陣列中的每個單位快閃記憶體單元包括該浮動閘極電極二維陣列中的一浮動閘極電極、該抹除閘極電極二維陣列中的一抹除閘極電極、該主動區二維陣列中的一主動區，及該控制閘極電極二維陣 列中的一控制閘極電極；及位於沿該第二水平方向橫向隔開的一對浮動閘極電極之間的每個該主動區皆接觸一對穿隧介電質，該對穿隧介電質接觸該對浮動閘極電極內的相應浮動閘極電極。
  10. 一種形成快閃記憶體裝置的方法，包括：在具有一第一導電類型的一摻雜的一基板半導體層中形成一第一開口；在該第一開口中形成一穿隧介電質及一浮動閘極電極；在該基板半導體層中形成鄰近該第一開口的一第二開口；在該第二開口中形成一抹除閘極介電質及一抹除閘極電極；在該浮動閘極電極上方形成一控制閘極介電質及一控制閘極電極；及藉由佈植具有一第二導電類型的一摻雜的摻雜劑，在該基板半導體層內形成一對主動區，其中該對主動區由該浮動閘極電極橫向隔開。
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