TW201603244A - 整合快閃記憶體元件與高介電常數介電層／金屬閘極邏輯元件的凹陷化金屬矽化物結構 - Google Patents

整合快閃記憶體元件與高介電常數介電層／金屬閘極邏輯元件的凹陷化金屬矽化物結構 Download PDF

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Abstract

一種嵌入式快閃記憶體的積體電路，此積體電路包含一半導體基板，包含一記憶體區域以及相鄰記憶體區域的一邏輯區域。一邏輯元件位於邏輯區域上，包含一金屬閘極以及介電常數大於3.9的一材料層分離金屬閘極與半導體基板。一快閃記憶體單元元件位於記憶體區域上，包含一記憶體單元閘極，記憶體單元閘極藉由兩側的一介電區域電性絕緣。一金屬矽化物接觸墊位於記憶體單元閘極的一上表面上，其中記憶體單元閘極的上表面以及金屬矽化物接觸墊的一上表面相對於金屬閘極的一上表面以及介電區域的上表面凹陷化。並提供此積體電路的製備方法。

Description

整合快閃記憶體元件與高介電常數介電層/金屬閘極邏輯元件的凹陷化金屬矽化物結構
本發明係有關於一種半導體結構，且特別有關於一種整合快閃記憶體元件與高介電常數介電層/金屬閘極邏輯元件的半導體結構。
半導體積體電路(IC)產業在過去幾十年間經歷高速的成長。積體電路之材料及設計方面的技術進步已創造數個世代的積體電路，每一代的積體電路都具有比前一代更小且更複雜的電路。在積體電路演進的過程中，特徵結構密度(亦即，每晶片面積中相互連接的元件之數目)通常隨著幾何尺寸(亦即，所使用之製造方法可產生的最小組件或線路)的縮小而增加。這些進步促進了半導體元件的發展，例如使用具有高介電常數材料絕緣的金屬閘極電晶體。這種半導體元件比二氧化矽絕緣的傳統多晶矽閘極操作效率更佳，且具有較小的特徵尺寸。
本發明之一態樣係提供一種嵌入式快閃記憶體元件的積體電路，此積體電路包含一半導體基板，包含一記憶體區域以及相鄰記憶體區域的一邏輯區域；一邏輯元件位於邏輯區域上，包含一金屬閘極以及介電常數大於3.9的一材料層分離金屬閘極與半導體基板；一快閃記憶體單元元件位於記憶體區域上，快閃記憶體單元元件包含一記憶體單元閘極，記憶體單元閘極藉由兩側的一介電區域電性絕緣；以及一金屬矽化物接觸墊位於記憶體單元閘極的一上表面上，其中記憶體單元閘極的上表面以及金屬矽化物接觸墊的一上表面相對於金屬閘極的一上表面以及介電區域的上表面凹陷化。
根據本發明一或多個實施方式，其中記憶體單元閘極為一記憶體閘極、一選擇閘極、一抹除閘極、一字元線或一控制閘極。
根據本發明一或多個實施方式，其中快閃記憶體單元元件包含一選擇閘極；一記憶體閘極與選擇閘極分隔；以及一電荷捕捉介電結構位於記憶體閘極之下，且位於選擇閘極與記憶體閘極相鄰的側壁之間，其中記憶體單元閘極為選擇閘極或記憶體閘極，且其中之一的介電區域為電荷捕捉介電結構。
根據本發明一或多個實施方式，其中快閃記憶體單元元件包含一浮動閘極；一抹除閘極以及一字元線與浮動閘極分隔，並分別位於浮動閘極的兩側；一控制閘極位於 浮動閘極上；以及一浮動閘極間隙壁位於控制閘極、字元線以及抹除閘極相鄰的側壁之間，其中記憶體單元閘極為浮動閘極或抹除閘極，且其中之一的介電區域為浮動閘極間隙壁。
根據本發明一或多個實施方式，其中介電區域的上表面凹陷化以低於金屬閘極的上表面。
本發明之一態樣係提供一種嵌入式快閃記憶體元件的製備方法。先形成一記憶體單元元件於一半導體基板的一記憶體區域上，記憶體單元元件包含一記憶體單元閘極以及一介電區域位於記憶體單元元件的兩側，並電性絕緣記憶體單元元件。接著形成一邏輯元件於半導體基板的一邏輯區域上，邏輯元件包含一犧牲閘極以及介電常數大於3.9的一材料層分離犧牲閘極與半導體基板，再以一金屬閘極替換犧牲閘極。形成一介電罩幕至少部分覆蓋邏輯區域，並暴露未被覆蓋的記憶體區域，並相對於金屬閘極的一上表面與介電區域的一上表面，凹陷化記憶體單元閘極的一上表面。最後形成一金屬矽化物接觸墊於記憶體單元閘極的上表面上。
根據本發明一或多個實施方式，更包含進行蝕刻製程以進一步相對於該金屬閘極的該上表面凹陷化該介電區域。
根據本發明一或多個實施方式，其中形成該記憶體單元元件至少包含形成一選擇閘極；形成與選擇閘極分離的一記憶體閘極；以及形成一電荷捕捉介電結構於記憶體 閘極之下，且位於選擇閘極與記憶體閘極相鄰的側壁之間，其中記憶體單元閘極為選擇閘極或記憶體閘極，且其中之一的介電區域為電荷捕捉介電結構。
根據本發明一或多個實施方式，其中形成該記憶體單元元件至少包含形成一控制閘極於一浮動閘極之上；形成一浮動閘極間隙壁於控制閘極的側壁上；形成與浮動閘極分離的一抹除閘極與一字元線，抹除閘極與字元線分別位於浮動閘極的兩側，且浮動閘極間隙壁位於控制閘極、字元線以及抹除閘極相鄰的側壁之間，其中記憶體單元閘極為字元線或抹除閘極，且其中之一的介電區域為浮動閘極間隙壁。
本發明之一態樣係提供一種嵌入式快閃記憶體元件的積體電路，該積體電路包含一半導體基板，包含一記憶體區域以及相鄰記憶體區域的一邏輯區域，邏輯區域包含一共同源/汲極區域以及成對的一獨立源/汲極區域位於共同源/汲極區域的兩側；一邏輯元件位於邏輯區域上，包含一金屬閘極以及介電常數大於3.9的一材料層分離金屬閘極與半導體基板；一成對的快閃記憶體單元元件位於記憶體區域上，其中每一個快閃記憶體單元元件係對應至其中一個獨立源/汲極區域，快閃記憶體單元元件包含一記憶體閘極與一選擇閘極位於共同源/汲極區域以及獨立源/汲極區域之間；以及一電荷捕捉介電結構位於記憶體閘極之下，且位於選擇閘極與記憶體閘極相鄰的側壁之間；以及一金屬矽化物接觸墊位於記憶體閘極與選擇閘極的上表面 上，其中金屬矽化物接觸墊的一上表面相對於金屬閘極的一上表面以及電荷捕捉介電結構的上表面被凹陷化。
100’‧‧‧剖面圖
100”‧‧‧剖面圖
102a、102b‧‧‧記憶體單元元件
104a、104b、104c‧‧‧邏輯元件
106‧‧‧半導體基板
108‧‧‧層間介電層
110‧‧‧記憶體區域
112‧‧‧邏輯區域
114a-i‧‧‧源/汲極區
116a-e‧‧‧通道區
118a、118b、118c‧‧‧金屬閘極
120、120a、120b、120c‧‧‧高介電常數介電層
154‧‧‧字元線
156‧‧‧浮動閘極介電層
158‧‧‧字元線介電層
160‧‧‧浮動閘極突出部分
162‧‧‧控制閘極
164‧‧‧抹除閘極
166‧‧‧閘極間介電層
168‧‧‧浮動閘極間隙壁
170‧‧‧介電質襯裡
172‧‧‧薄側壁結構
200‧‧‧流程圖
202-220‧‧‧步驟
300‧‧‧流程圖
122a、122b、122c‧‧‧金屬閘極介電層
124、124a、124b、124c‧‧‧蝕刻終止層
126、126a、126b‧‧‧選擇閘極
128、128a、128b‧‧‧記憶體閘極
130‧‧‧記憶體閘極突出部分
132、132a、132b‧‧‧記憶體閘極間隙壁
134、134a、134b‧‧‧薄間隙壁
136、136a、136b‧‧‧選擇閘極介電層
138、138a、138b‧‧‧電荷捕捉介電結構
139‧‧‧介電突出部分
140a、140b‧‧‧源/汲極金屬矽化物接觸墊
140a-i‧‧‧接觸墊
141a、141c、141d、141e‧‧‧記憶體金屬矽化物接觸墊
142a-i‧‧‧源/汲極導電接觸
143a、143b、143c、143d與143e‧‧‧記憶體導電接觸
302-340‧‧‧步驟
400-2600‧‧‧剖面圖
502‧‧‧第一介電層
504‧‧‧第一導電層
506‧‧‧第二介電層
508‧‧‧硬罩幕層
602‧‧‧中央區
604a、604b‧‧‧記憶體硬罩幕
606a、606b‧‧‧記憶體硬罩幕介電層
702‧‧‧電荷捕捉介電層
704‧‧‧第二導電層
704’‧‧‧殘留的第二導電層
706‧‧‧第三介電層
706’‧‧‧殘留的第三介電層
1002‧‧‧第四介電層
1102‧‧‧光罩
1302a、1302b、1302c‧‧‧犧牲閘極
1304‧‧‧邏輯硬罩幕
1306‧‧‧邏輯硬罩幕介電區
1702‧‧‧接觸蝕刻終止層
1704‧‧‧第五層間介電層
1704’‧‧‧殘留的第五介電層
144、144a、144b、144c‧‧‧邏輯導電接觸
146‧‧‧介電罩幕
148‧‧‧主側壁結構
150‧‧‧接觸蝕刻終止層
152‧‧‧浮動閘極
1902a、1902b、1902c‧‧‧第二記憶體硬罩幕
1904‧‧‧凹陷
2002‧‧‧第二記憶體硬罩幕
2202‧‧‧第六介電層
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下。應注意的是，各種結構不是按比例繪製的。事實上，各種結構的尺寸可任意放大或縮小以進行詳細的討論。
第1A圖繪示根據本發明部分實施方式之半導體結構的剖面圖，半導體結構包含記憶體單元元件與高介電常數介電層/金屬閘極邏輯元件，而記憶體單元元件包含凹陷的閘極與位於凹陷閘極上的金屬矽化物。
第1B圖繪示根據本發明部分實施方式之半導體結構的剖面圖，半導體結構包含記憶體單元元件與高介電常數介電層/金屬閘極邏輯元件，而記憶體單元元件包含凹陷的閘極與位於凹陷閘極上的金屬矽化物。
第2圖為依據本發明部分實施方式之半導體結構製備方法的流程圖。
第3A與3B圖繪示根據本發明部分實施方式之製備半導體結構的流程圖，半導體結構包含記憶體單元元件與高介電常數介電層/金屬閘極邏輯元件，而記憶體單元元件包含凹陷的閘極與位於凹陷閘極上的金屬矽化物。
第4-26圖繪示根據本發明部分實施方式之半導體結構 的剖面圖，半導體結構包含記憶體單元元件與高介電常數介電層/金屬閘極邏輯元件，而記憶體單元元件包含凹陷的閘極與位於凹陷閘極上的金屬矽化物。
以下將以圖式及詳細說明清楚說明本發明之精神，任何所屬技術領域中具有通常知識者在瞭解本發明之較佳實施例後，當可由本發明所教示之技術，加以改變及修飾，其並不脫離本發明之精神與範圍。並為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，熟悉本領域之技術人員應當瞭解到，在本發明部分實施方式中，這些實務上的細節並非必要的，因此不應用以限制本發明。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
以下特舉出本發明之實施例，並配合所附圖式作詳細說明。以下實施例的元件和設計係為了簡化所揭露之發明，並非用以限定本發明。本發明於各個實施例中可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述結構之間的關係。此外，說明書中提及形成第一特徵結構位於第二特徵結構之上，其包括第一特徵結構與第二特徵結構是直接接觸的實施例，另外也包括於第一特徵結構與第二特徵結構之間另外有其他特徵結構的實施例，亦即，第一特徵結構與第二特徵結構並非直接接觸。
此外，相對詞彙，如『下』或『底部』與『上』或『頂部』，用來描述文中在附圖中所示的一元件與另一元件之關係。相對詞彙是用來描述裝置在附圖中所描述之外的不同方位是可以被理解的。例如，如果一附圖中的裝置被翻轉，元件將會被描述原為位於其它元件之『下』側將被定向為位於其他元件之『上』側。例示性的詞彙『下』，根據附圖的特定方位可以包含『下』和『上』兩種方位。同樣地，如果一附圖中的裝置被翻轉，元件將會被描述原為位於其它元件之『下方』或『之下』將被定向為位於其他元件上之『上方』。例示性的詞彙『下方』或『之下』，可以包含『上方』和『上方』兩種方位。
目前半導體產業的趨勢在於整合半導體元件中不同的半導體組件至一個共同的半導體結構中。整合的優點在於能有效地減少製造成本，簡化製造過程，並且增加了操作速度。快閃記憶體元件為一種常用於整合至共同半導體結構的複合半導體元件。快閃記憶體元件包含快閃記憶體單元元件以及支援快閃記憶體單元元件操作的邏輯元件。在將快閃記憶體單元元件與邏輯元件整合至一個共同的半導體結構時，快閃記憶體元件通常被稱為一嵌入式快閃記憶體元件。
常見的快閃記憶體單元元件有堆疊式閘極快閃記憶體單元元件與分離式閘極快閃記憶體單元元件。分離式閘極快閃記憶體單元元件相較於堆疊式閘極快閃記憶體單元元件具有下列優點，例如：較低的耗電量、較高的注入 效率、不易產生短通道效應、以及對過度擦拭免疫。舉例來說，分離式閘極快閃記憶體單元元件可為矽氧化氮氧化矽(silicon-oxide-nitride-oxide-silicon,SONOS)分離式閘極快閃記憶體單元元件、金屬氧化氮氧化矽(metal-oxide-nitride-oxide-silicon,MONOS)分離式閘極快閃記憶體單元元件、以及第三代快超快閃記憶體(third generation SUPERFLASH,ESF3)單元元件。
嵌入式快閃記憶體元件包含快閃記憶體單元元件，其通常具有多晶矽的閘極與使閘極絕緣的二氧化矽。嵌入式快閃記憶體元件更包含邏輯元件，例如，位址解碼器或讀取/寫入電路。然而，隨著半導體特徵尺寸變得越來越小，嵌入式快閃記憶體元件中的邏輯器件已達到其效能的極限。使用高介電常數介電層/金屬閘極(high-k metal gate,HKMG)技術的邏輯元件已成為下一代嵌入式快閃記憶體元件的領跑者之一。高介電常數介電層/金屬閘極技術使用金屬閘極，並有一高介電常數(相對於二氧化矽)介電層分隔金屬閘極與下方的基板。高介電常數介電層降低漏電流並提升汲極電流的最大值，且金屬閘極降低費米能階釘札的影響，並允許閘極於較低的臨界電壓下操作。此外，高介電常數介電層與金屬閘極均能降低耗電量。
在使用高介電常數介電層/金屬閘極技術製備嵌入式快閃記憶體元件時，快閃記憶體單元元件的閘極係以多晶矽形成。隨後，形成邏輯元件，邏輯元件具有犧牲閘極與使犧牲閘極絕緣的高介電常數介電層。在形成記憶體單 元元件與邏輯元件後，形成金屬矽化物於記憶體單元元件與邏輯元件的源/汲極區之上。金屬矽化物的優點在於能降低源/汲極區與隨後形成的接觸結構之間的電阻。此外，形成一層間介電層覆蓋邏輯元件，並對層間介電層進行第一平坦化製程，直到接近多晶矽閘極才停止。在第一平坦化製程後，用金屬閘極替換邏輯元件中的犧牲閘極，但仍留下快閃記憶體單元元件中的多晶矽閘極。此步驟包含移除犧牲閘極形成凹陷，以金屬層填滿凹陷，並對金屬層進行第二平坦化製程以形成與多晶矽閘極共平面的金屬閘極。理想的情況下，金屬矽化物係形成於多晶矽閘極上，並與源/汲極區同時形成以減少接觸電阻。然而，在第一平坦化製程中可能會造成金屬汙染。除了金屬汙染之外，第二平坦化製程在28奈米製程中會移除多晶矽閘極上的金屬矽化物。據此，在28奈米製程中，高介電常數介電層/金屬閘極技術與先前提起的方法，也就是在第二平坦化製程前形成金屬矽化物於多晶矽閘極上的方法並不匹配。
依據其他製備嵌入式快閃記憶體的方法，在第二平坦化製程後，形成金屬矽化物於快閃記憶體單元元件的多晶矽閘極上。然而，這種方法會造成記憶體單元元件中鄰近閘極間的橋接效應。舉例來說，SONOS分離式閘極快閃記憶體單元元件包含鄰近的選擇閘極與記憶體閘極，且一薄電荷捕捉介電結構分隔選擇閘極與記憶體閘極。金屬矽化物可能會形成於電荷捕捉介電結構上，並橋接選擇閘極與記憶體閘極。由於金屬矽化物為導電材質，若存在橋接 將使選擇閘極與記憶體閘極產生短路，此時記憶體單元無法正常運作。
承前所述，本發明揭露一種改進的方法以整合快閃記憶體元件與高介電常數介電層/金屬閘極的邏輯元件，病形成半導體結構。此方法相對於平坦的金屬閘極，凹陷化快閃記憶體單元元件中的閘極，並留下一薄介電突出部分自凹陷的閘極區域往上延伸。接著形成金屬矽化物於凹陷閘極的上表面上，此時邏輯元件被屏蔽。半導體結構中的金屬矽化物低於鄰近的介電區域與邏輯元件中的金屬閘極。由於介電突出部分位於凹陷的閘極區域之間，且其高度大於金屬矽化物，介電突出部分將避免或限制凹陷閘極區域之間形成橋接的機會。因此，此方法與半導體結構的優點在於，由於鄰近閘極上表面之間的距離增加(藉由凹陷化)，而能避免金屬矽化物橋接快閃記憶體單元元件中的閘極。此外，此方法與半導體結構的優點更在於能避免第一平坦化製程中的金屬汙染，並減少快閃記憶體單元元件中的閘極與接下來形成的接觸結構之間的電阻率。
請參閱第1A圖，第1A圖繪示依據本發明部分實施方式之半導體結構(例如：積體電路)的一剖面圖100’，包含記憶體單元元件102a與102b，以及高介電常數介電層/金屬閘極的邏輯元件104a,104b與104c。記憶體單元元件102包含一第一記憶體單元元件102a以及一第二記憶體單元元件102b。記憶體單元元件102係非揮發性的儲存資料，其可為MONOS或SONOS的分離式閘極快閃記憶體單 元元件。邏輯元件104包含一第一邏輯元件104a、一第二邏輯元件104b以及一第三邏輯元件104c。邏輯元件104配置以執行對記憶體單元元件102的支援作業，其中邏輯元件104為電晶體。
記憶體單元元件102與邏輯元件104形成於一半導體基板106上或/和形成於半導體基板106中，並且被一層間介電層108覆蓋。記憶體單元元件102位於半導體基板106的一記憶體區域110中，而邏輯元件104位於半導體基板106的一邏輯區域112中，且邏輯區域112通常圍繞著記憶體區域110。半導體基板106可為矽(silcon)、鍺(germanium)、或III族元素與V族元素化合物的塊狀基板(bulk substrate)。此外，半導體基板106可為可為絕緣體上覆矽(semiconductor-on-insulator,SOI)基板。層間介電層108為一氧化物，例如二氧化矽或一低介電常數(low-k)材料。
半導體基板106包含嵌入半導體基板106的上表面的源/汲極區域114a-c。通道區116a與116b形成於源/汲極區域114的間隔之間，並分別位於記憶體單元元件102與邏輯元件104中。在本發明之部分實施例中，複數個通道區116a共用源/汲極區域114中的源/汲極區域114b。舉例來說，通常形成成對的記憶體單元元件，其中源/汲極區域114a係單獨連結至記憶體單元元件，而源/汲極區域114a係被成對的記憶體單元元件所共用。
邏輯元件104包含一金屬閘極118a與118b，位於 邏輯區域112中的每一個通道區116上。金屬閘極118a與118b藉由一高介電常數(high-k)介電層120以與通道區116電性絕緣，且高介電常數介電層120的介電常數(k)高於二氧化矽(介電常數3.9)。在本發明部分實施例中，金屬閘極118的上表面至半導體基板106上表面的距離約為350埃至700埃。一金屬閘極介電層122a與122b位於半導體基板106與高介電常數介電層120之間。在高電壓操作下，金屬閘極介電層122會較一般厚度來的更厚。因此，具有較厚金屬電極介電層122a的邏輯元件104a可作為一高電壓電晶體，而具有較薄金屬電極介電層122b的邏輯元件104b與104c可作為低電壓電晶體。此外，一蝕刻終止層124位於金屬閘極118與高介電常數材料120之間。金屬閘極118可為鉭(tantalum)、氮化鉭(tantalum nitride)或鈮(niobium)，而金屬電極介電層122可為一氧化物，如二氧化矽(silicone dioxide)。蝕刻終止層124可為矽氮化物(silicon nitride)，而高介電常數介電層120可為氧化鉿(hafnium oxide,HfO2)、氧化鋁(aluminum oxide,Al2O3)或氧化鉭(tantalum pentoxide,Ta2O5)。
記憶體區域110包含一選擇閘極126與一記憶體閘極128，位於記憶體單元元件102中的每一個通道區116上，並被源/汲極區域114隔開。在本發明之部分實施例中，設置於接近源/汲極區域114b的選擇閘極126可與其他的記憶體單元元件102共用。而設置於接近源/汲極區域114a的記憶體閘極128係單獨連結至記憶體單元元件102。選擇 閘極126與記憶體閘極128的上表面相對於金屬閘極118的上表面凹陷化10埃至500埃，或150埃至400埃。且在本發明之部分實施例中，選擇閘極126與記憶體閘極128的上表面為平坦的。此外，邏輯元件104中閘極118的材質為金屬，而記憶體單元元件102中閘極126與128的材質為多晶矽(polysilicon)。選擇閘極126通常具有長方形的外型，而記憶體閘極128通常具有不對稱的階梯形外型。不對稱的階梯形外型包含一記憶體閘極突出部分130，其高度低於記憶體閘極128的上表面，並使記憶體閘極的邊緣背對選擇閘極126。在本發明之部分實施例中，記憶體閘極突出部分130至記憶體閘極128底表面的高度為約100埃。
一記憶體閘極間隙壁132垂直地自記憶體閘極突出部分130延伸至記憶體閘極128的一上方內側壁。記憶體閘極間隙壁132垂直地向上延伸並高於選擇閘極126與記憶體閘極128的上表面(例如：高於100埃至300埃)，且在部分實施例中，記憶體閘極間隙壁132低於金屬閘極118的上表面(例如：低於50埃至100埃)。一薄間隙壁134緊鄰記憶體閘極間隙壁132，並覆蓋記憶體閘極128的一下方外側壁。在本發明之部分實施例中，薄間隙壁134約從記憶體閘極128的一底表面垂直地向上延伸，其沿著記憶體閘極128與記憶體閘極間隙壁132的側壁，並約延伸至與記憶體閘極閘極間隙壁132的上表面共平面處。
一選擇閘極介電層136位於半導體基板106與選擇閘極126之間，使半導體基板106與選擇閘極126電性絕 緣。此外，一電荷捕捉介電結構138位於半導體基板106與記憶體閘極128之間，使半導體基板106與記憶體閘極128電性絕緣。電荷捕捉介電結構138更垂直的往上延伸以填滿選擇閘極126與記憶體閘極128之間的空隙，並使選擇閘極126與記憶體閘極128間電性絕緣。電荷捕捉介電結構138垂直的向上延伸，並高於選擇閘極126與記憶體閘極128的上表面(例如：高於100埃至300埃)，且在部分實施例中，電荷捕捉介電結構138低於金屬閘極118的上表面(例如：低於50埃至100埃)。藉由讓電荷捕捉介電結構138高於選擇閘極126與記憶體閘極128的上表面，電荷捕捉介電結構138將形成一介電突出部分139以分離選擇閘極126與記憶體閘極128的上表面。此外，在部分實施例中，電荷捕捉介電結構138的厚度範圍為100埃至200埃。選擇閘極介電層136可為一氧化物，如二氧化矽，而電荷捕捉介電結構138可為一多層介電層，如一氧化物-氮化物-氧化物(oxide-nitride-oxide,ONO)介電層或一氧化物-矽點-氧化物(oxide-silicon dot-oxide,OSiO)介電層。在本發明之部分實施例中，當電荷捕捉介電結構138為ONO介電層或OSiO介電層時，鄰近選擇閘極126側壁的氧化層厚度約為30埃，而其他的氧化層厚度約為80埃。
一源/汲極金屬矽化物接觸墊140a與140b分別形成於每一個源/汲極區域114上，且一記憶體金屬矽化物接觸墊141a形成於記憶體單元元件102中每一個選擇閘極126與記憶體閘極128上。在本發明之部分實施例中，源/ 汲極金屬矽化物接觸墊140a與140b的高度約為50埃至200埃。源/汲極導電接觸142a與142b則分別連接至源/汲極區域114，而記憶體導電接觸143a則分別連接至記憶體單元元件102的選擇閘極126與記憶體閘極128。記憶體導電接觸143a垂直向下延伸，並穿越層間介電層108至對應的金屬矽化物接觸墊140與141。金屬矽化物接觸墊140與141提供導電接觸142與143一較佳的低電阻接觸面，而能降低記憶體單元元件102中導電接觸142與143、源/汲極區域114以及選擇閘極126與記憶體閘極128之間的電阻。金屬矽化物接觸墊140與141可為鎳矽化物(nickel silicide)、鈷矽化物(cobalt silicide)或鈦矽化物(titanium silicide)，且在其他實施例中，金屬矽化物接觸墊140與141更具有大致平坦的上表面。邏輯導電接觸144個別連接至邏輯元件104中的金屬閘極118，並垂直地向下延伸以穿越層間介電層108以及一介電罩幕146。介電罩幕146通常係以一氧化物所形成，用以屏蔽或覆蓋邏輯元件104。在本發明部分實施例中，介電罩幕146的厚度為約50埃至300埃。導電接觸142、143與144係以鈦(titanium)、氮化鈦(titanium nitride)、鎢(tungsten)、或其組合而形成。
一主側壁結構148位於記憶體單元元件102以及邏輯元件104的側壁。主側壁結構148垂直地自半導體基板106往上延伸，並高於選擇閘極126與記憶體閘極128的上表面(例如：高於100埃至300埃)，且在部分實施例中，主側壁結構148低於金屬閘極118的上表面(例如：低於50 埃至100埃)。舉例來說，在記憶體單元元件102中，主側壁結構148自半導體基板106延伸至記憶體單元元件102的一第一側，其順應的沿著電荷捕捉介電結構138與薄間隙壁134的側壁延伸。在記憶體單元元件102的另一側中，主側壁結構148自半導體基板106順應的沿著選擇閘極介電層136與選擇閘極126的側壁延伸。此外，在邏輯元件104中，主側壁結構148自半導體基板106順應的沿著金屬閘極介電層122、高介電常數介電層120、蝕刻終止層124以及金屬閘極118的兩側側壁延伸。主側壁結構148為介電材料，如氮化矽。
一接觸蝕刻終止層150位於半導體基板106上，其位於金屬矽化物接觸墊140與141上，並順沿著主側壁結構148的側壁。接觸蝕刻終止層150的上表面高於選擇閘極126與記憶體閘極128的上表面(例如：高於100埃至300埃)，且在部分實施例中，接觸蝕刻終止層150低於金屬閘極118的上表面(例如：低於50埃至100埃)。
在相對於金屬閘極118的上表面，凹陷化記憶體單元元件102中選擇閘極126與記憶體閘極128的上表面時，選擇閘極126與記憶體閘極128上表面上的記憶體金屬矽化物接觸墊141同時也相對於金屬閘極118的上表面被凹陷化。此外，形成一或多個電荷捕捉介電結構138、記憶體閘極間隙壁132、薄間隙壁134、主側壁結構148以及接觸蝕刻終止層150延伸以高於選擇閘極126與記憶體閘極128的上表面(例如：高於100埃至300埃)。記憶體金屬矽化物 接觸墊141同時也相對於此些結構被凹陷化。優選地，凹陷化記憶體金屬矽化物接觸墊141會殘留一介電突出部分139，以將選擇閘極126的上表面與記憶體閘極128的上表面分隔的更遠，而減少選擇閘極126與記憶體閘極128之間形成金屬矽化物橋接的機會。此外，凹陷化記憶體金屬矽化物接觸墊141更提升高介電常數介電層-金屬閘極製程的相容性。
在此操作中，每一個記憶體單元元件102內儲存不同數量的電荷，如電子，至電荷捕捉介電結構138中。電荷係以非揮發性方式儲存，因此在電源消失後電荷仍能存在。電荷捕捉介電結構138內儲存的電荷量代表一數值，如二進位數值，且儲存的電荷量隨著編程(例如：寫入)、讀取和抹除操作而變化。這些操作係藉由施加選擇性偏壓於選擇閘極126和記憶體閘極128上來執行。
在記憶體單元元件102的編程或抹除操作中，係對記憶體閘極128順向地或逆向地施加一電壓，且此電壓高於施加於通道區116與/或選擇閘極126的電壓(至少高於一數量級)。在本發明之部分實施例中，順向偏壓係用於編程操作，而逆向偏壓係用於抹除操作。在編程操作中，施加的高偏壓促使載子進行福勒-諾德漢穿隧(Fowler-Nordheim tunneling)，並從通道區116移動到記憶體閘極128。載子將穿隧至記憶體閘極128，並被困於電荷捕捉介電結構138中。在抹除操作中，施加的高偏壓促使載子進行福勒-諾德漢穿隧(Fowler-Nordheim tunneling)，讓困於電荷捕捉介電 結構138中的載子遠離記憶體閘極128。在載子穿隧遠離記憶體閘極128時，電荷捕捉介電結構138中的載子將被移除或去除。
當施加偏壓於記憶體閘極128時，記憶體單元元件102的電荷捕捉介電結構138中儲存的電荷在記憶體閘極128與通道區116之間形成一電場，並大幅增加記憶體單元元件102的臨界電壓。在讀取操作中，對選擇閘極126施加一電壓以使部份的通道區116導通。施加電壓至選擇閘極126能吸引載子至鄰近選擇閘極126的部分通道區116中。若記憶體單元元件102開啟(例如：允許載子流動)，此時會儲存一第一資料狀態(例如：邏輯數值”0”)。若記憶體單元元件102關閉，此時會儲存一第二資料狀態(例如：邏輯數值”1”)。
請繼續參閱第1B圖，第1B圖繪示依據本發明其他部分實施方式之半導體結構(例如：一積體電路)的一剖面圖100”，包含記憶體單元元件102a與102b，以及高介電常數介電層/金屬閘極的邏輯元件104a,104b與104c。與第1A圖之實施例不同的是，第1B圖的記憶體單元元件102具有不同的結構。記憶體單元元件102係非揮發性的儲存資料，其可為ESF3的分離式閘極快閃記憶體單元元件。邏輯元件104配置以執行對記憶體單元元件102的支援操作，其中邏輯元件可為電晶體。
在記憶體區域110的每一個通道區116上都有一個記憶體單元元件102，包含一浮動閘極152以及一字元線 154，且浮動閘極152或字元線154之間被源/汲極區域114所隔開。一浮動閘極介電層156位於半導體基板106與浮動閘極152之間，使半導體基板106與浮動閘極152電性絕緣。此外，一字元線介電層158位於字元線154與半導體基板106之間，使元線154與半導體基板106電性絕緣。在本發明部分實施例中，浮動閘極152在接近源/汲極區域114的兩側被凹陷化，以形成成對的浮動閘極突出部分160。浮動閘極突出部分160的高度低於浮動閘極152的一上表面，並使兩側的浮動閘極邊緣處正對源/汲極區域114。如此一來，浮動閘極152具有對稱階梯形狀的剖面。字元線154的上表面相對於金屬閘極118的上表面被凹陷化約10埃至500埃，或150埃至400埃。浮動閘極152與字元線可為多晶矽(polysilicon)。浮動閘極介電層156與字元線介電層158可為一氧化物，如二氧化矽。
記憶體單元元件102更包含一控制閘極162與一抹除閘極164。抹除閘極164位於源/汲極區域114上，其由鄰近的記憶體單元元件102所共用，其與字元線154分別在浮動閘極152的兩側。相對於金屬閘極118的上表面，抹除閘極164的上表面被凹陷化約10埃至500埃，或150埃至400埃，且在本發明之部分實施例中，抹除閘極164的上表面為平坦的。控制閘極162位於浮動閘極152的上表面上，且一閘極間介電層166位於控制閘極162與浮動閘極152之間以電性絕緣控制閘極162與浮動閘極152。相對於金屬閘極118的上表面，控制閘極162的上表面被凹 陷化約10埃至500埃，或150埃至400埃，且在本發明之部分實施例中，控制閘極162的上表面為平坦的。控制閘極162與抹除閘極164可為多晶矽，而閘極間介電層166可為氧化物-氮化物-氧化物(oxide-nitride-oxide,ONO)介電層。
控制閘極162與抹除閘極164之間，以及控制閘極162與字元線154線之間均有一浮動閘極間隙壁168，以使此些元件電性絕緣。浮動閘極間隙壁168垂直地從浮動閘極突出部分160沿著控制閘極162的側壁延伸，並高於字元線154與抹除閘極164的上表面(例如：高於100埃至300埃)，且在部分實施例中，浮動閘極間隙壁168低於金屬閘極118的上表面(例如：低於50埃至100埃)。一介電質襯裡170襯墊著鄰近記憶體單元元件102之間的中央區，並使抹除閘極164能與半導體基板106、浮動閘極152以及控制閘極162分隔開來。介電質襯裡170垂直地向上延伸並高於字元線154與抹除閘極164的上表面(例如：高於100埃至300埃)，且在部分實施例中，浮動閘極間隙壁168低於金屬閘極118的上表面(例如：低於50埃至100埃)。一薄側壁結構172位於字元線154與浮動閘極152之間，並電性絕緣字元線154與浮動閘極152。薄側壁結構172垂直地向上延伸並高於字元線154與抹除閘極164的上表面(例如：高於100埃至300埃)，且在部分實施例中，浮動閘極間隙壁168低於金屬閘極118的上表面(例如：低於50埃至100埃)。延伸高於字元線154、控制閘極162、抹除閘 極164的浮動閘極間隙壁168、介電質襯裡170與薄側壁結構172形成介電突出部分139，以分離字元線154、控制閘極162與抹除閘極164的上表面。介電質襯裡170與薄側壁結構172為氧化物，例如二氧化矽，而浮動閘極間隙壁168可為氧化物-氮化物-氧化物(oxide-nitride-oxide,ONO)介電層。
一源/汲極金屬矽化物接觸墊140a與140b分別形成於每一個源/汲極區域114上，且一記憶體金屬矽化物接觸墊141b形成於記憶體單元元件102中每一個字元線154、控制閘極162以及抹除閘極164上。源/汲極導電接觸142b個別連接至源/汲極區域114，而記憶體導電接觸143b分別連接至記憶體單元元件102中的字元線154、控制閘極162以及抹除閘極164。記憶體導電接觸143a垂直向下延伸，並穿越層間介電層108與金屬矽化物接觸墊140與141。金屬矽化物接觸墊140與141可為鎳矽化物、鈷矽化物或鈦矽化物。導電接觸142與143係以鈦、氮化鈦、鎢、或其組合而形成。
當相對於金屬閘極118的上表面，凹陷化記憶體單元元件102中字元線154與抹除閘極164的上表面時，字元線154與抹除閘極164上表面上的記憶體金屬矽化物接觸墊141同時也相對於金屬閘極118的上表面而被凹陷化。此外，更形成一或多個浮動閘極間隙壁168、薄側壁結構172、介電質襯裡170、主側壁結構148以及接觸蝕刻終止層150，並延伸高於字元線154與抹除閘極164的上表面 (例如：高於100埃至300埃)。記憶體金屬矽化物接觸墊141同時也相對於此些結構被凹陷化。此方法的好處在於，凹陷化記憶體金屬矽化物接觸墊141會殘留一介電突出部分139以將字元線154、抹除閘極164與控制閘極162的上表面被分隔的更遠，而能減少金屬矽化物橋接形成的機會。此外，凹陷化記憶體金屬矽化物接觸墊141更增加高介電常數介電層/金屬閘極製程的相容性。
在此操作中，每一個記憶體單元元件102內儲存不同數量的電荷，如電子，至浮動閘極152中。電荷係以非揮發性方式儲存，因此在電源消失後電荷仍能存在。浮動閘極152內儲存的電荷量代表一數值，如二進位數值，且儲存的電荷量隨著編程(例如：寫入)、讀取和抹除操作而變化。這些操作係藉由施加選擇性偏壓於字元線154、抹除閘極164與控制閘極162上來執行。
在記憶體單元元件102的編程操作中，係對控制閘極162施加一高電壓，且此電壓高於施加於通道區116與/或字元線154的電壓(至少高於一數量級)。施加的高偏壓促使載子進行福勒-諾德漢穿隧(Fowler-Nordheim tunneling)，並從通道區116移動到控制閘極162。載子將穿隧至控制閘極162，並困於浮動閘極152中。
在記憶體單元元件102的抹除操作中，係對抹除閘極164施加一電壓，且此電壓高於施加於通道區116與/或控制閘極154的電壓(至少高於一數量級)。施加的高偏壓促使載子進行福勒-諾德漢穿隧(Fowler-Nordheim tunneling)，並從浮動閘極152移動到抹除閘極164。載子將穿隧至抹除閘極164，浮動閘極152中的載子將被移除或去除。
當施加偏壓於控制閘極162時，記憶體單元元件102的浮動閘極152中儲存的電荷會在控制閘極162與通道區116之間形成一電場，並大幅增加記憶體單元元件102的臨界電壓。在編程操作中，對字元線154施加一電壓以使部份的通道區116導通。施加電壓至字元線154能吸引載子至鄰近字元線154的部分通道區116中。若記憶體單元元件102開啟(例如：允許載子流動)，此時會儲存一第一資料狀態(例如：邏輯數值”0”)。若記憶體單元元件102關閉，此時會儲存一第二資料狀態(例如：邏輯數值”1”)。
鑑於上述情況，應當理解的是第1A圖與第1B圖中的介電突出部分139能減少鄰近閘極之間形成金屬矽化物橋接的機會。介電突出部分139可包含一或多種的介電材料，或包含一或多層介電層。此外，雖然前面的討論集中於MONOS，SONOS以及ESF3分離式閘極快閃記憶體單元，但同樣可使其它類型的記憶體單元中的記憶體金屬矽化物接觸墊141相對於介電突出部分139凹陷化，以減少閘極之間形成金屬矽化物橋接的機會。
請參閱第2圖，第2圖為依據本發明部分實施例的半導體結構製備方法的流程圖200。請參考此方法，先提供一半導體基板(步驟202)。接著形成具有一閘極的一記憶體單元元件於半導體基板的記憶體區域上(步驟204)，記憶體 單元元件可為一MONOS分離式閘極快閃記憶體單元元件，或為一ESF3快閃記憶體單元元件。在MONOS分離式閘極快閃記憶體單元元件中，閘極可為選擇閘極或記憶體閘極。而在ESF3快閃記憶體單元元件中，閘極可為抹除閘極或字元線。接著形成一邏輯元件於於半導體基板的邏輯區域上，且邏輯區域鄰近記憶體區域(步驟206)。邏輯元件包含一高介電常數介電層，以及一犧牲閘極於高介電常數介電層上。犧牲閘極通常係由多晶矽形成。形成一主側壁結構覆蓋邏輯元件的兩側側壁(步驟208)，且移除邏輯元件的犧牲閘極以在主側壁結構之間形成一凹陷(步驟210)。用金屬層填滿此凹陷(步驟212)，並對金屬層進行平坦化(步驟214)以形成一金屬閘極。金屬閘極的一上表面與主側壁結構以及記憶體區域的上表面共平面。形成一介電罩幕覆蓋邏輯區域(步驟216)，但記憶體區域未被覆蓋。相對於金屬閘極的上表面，凹陷化記憶體單元元件中未被覆蓋的閘極上表面(步驟218)，並形成一金屬矽化層(步驟220)於記憶體單元元件中已被凹陷化，但未被覆蓋的閘極上表面上。
此方法的好處在於，先以金屬閘極取代犧牲閘極，隨後形成金屬矽化物接觸墊於記憶體單元元件的多晶矽閘極上，而能增加高介電常數介電層/金屬閘極製程的相容性。此外，在形成金屬矽化物接觸墊前先凹陷化此些閘極的上表面，由於閘極上表面被分隔得更遠，大幅減少閘極之間形成金屬矽化物橋接的機會。
請參閱第3A與3B圖，第3A與3B圖為依據本發 明部分實施方式的半導體結構製備方法流程圖300。此方法擴展至製備SONOS或MONOS分離式閘極快閃記憶體單元元件。應了解的是，此方法同樣可用於其它類型的分離式閘極快閃記憶體單元元件，如ESF3記憶體單元元件。
請參閱此方法，先提供一半導體基板(步驟302)。接著形成成對的記憶體單元元件於半導體基板的一記憶體區域上(步驟304)，每一個記憶體單元元件包含一記憶體閘極與被一硬罩幕屏蔽的一選擇閘極。接著形成邏輯元件於半導體基板的邏輯區域上，且邏輯區域緊鄰記憶體區域(步驟306)。邏輯元件包含一高介電常數介電層，以及一犧牲閘極於高介電常數材料上。形成一主側壁結構覆蓋邏輯元件與記憶體元件的兩側側壁(步驟308)。將源極區與汲極區嵌入半導體基板中(步驟310)，並形成一第一金屬矽化層於源極區與汲極區上以形成源/汲極接觸墊(步驟312)。接著進行第一蝕刻製程將硬光罩移除(步驟314)，並回蝕刻主側壁結構的上部部分，蝕刻至選擇閘極、記憶體閘極與犧牲閘極時停止。並順應地沿著源/汲極接觸墊、主側壁結構、記憶體單元元件以及邏輯元件的上表面形成一接觸蝕刻終止層(步驟316)。接觸蝕刻終止層同時也形成於主側壁結構的側壁。再形成一第一層間介電層於接觸蝕刻終止層上(步驟318)。對接觸蝕刻終止層與第一層間介電層進行第一平坦化製程(步驟320)，第一平坦化製程停止於選擇閘極。接著對犧牲閘極進行一第二蝕刻製程(步驟322)，以移除犧牲閘極並相對地形成一凹陷於主側壁結構之間。形成一金屬導 電層填滿凹陷(步驟324)，並對金屬導電層進行一第二平坦化製程(步驟326)以形成對應於邏輯元件的金屬閘極，且金屬閘極的上表面與選擇閘極以及記憶體閘極的上表面共平面。再形成一第二介電層於記憶體閘極、選擇閘極與金屬閘極平坦的上表面上(步驟328)。進行一第三蝕刻製程以形成一介電罩幕屏蔽邏輯區域(步驟330)，但記憶體區域並未被屏蔽。進行一第四蝕刻製程(步驟332)，相對於金屬閘極的上表面凹陷化選擇閘極與記憶體閘極的上表面。形成一第二金屬矽化層於凹陷化的選擇閘極與記憶體閘極上表面(步驟334)，以形成記憶體接觸墊。形成一第三介電層於半導體基板上(步驟336)。形成導電接觸(步驟338)，導電接觸垂直地往下延伸並通過層間介電層至接觸墊。最後形成介電罩幕於金屬閘極上(步驟340)。
雖然前述揭露的方法(例如：流程圖200，300中描述的方法)說明與描述一系列的步驟，但必須理解這些步驟的順序是不具限制性的。例如，此些步驟可以不同順序進行，和/或同時與本文中描述之其他步驟一同進行。此外，在本發明一或多個實施例中，並非所有前述的步驟都必須進行。且一或多個前述的步驟可在一或多個單獨的步驟和/或階段中進行。
請參閱第4-26圖，第4-26圖繪示本發明部分實施方式依據前述方法所製備之半導體結構，在製程各個階段的剖面圖。儘管第4-26圖係描述製備半導體結構的方法，但需理解的是第4-26圖所繪示的結構並不限於以此方法製 備，其他的方法亦可用於製備第4-26圖所繪示的結構。同理，儘管第4-26圖係描述製備半導體結構的方法，但此方法並不限於製備第4-26圖所繪示的結構，其同樣可用於製備與第4-26圖不同的結構。
第4圖繪示依據本發明部分實施方式，對應至步驟302的一剖面圖400。如第4圖所示，提供一半導體基板106。半導體結構包含一記憶體區域110以及一邏輯區域112，且邏輯區域112通常圍繞著記憶體區域110。半導體基板106大致平坦並具有均一的厚度。半導體基板106可為矽(silcon)、鍺(germanium)、或III族元素與V族元素化合物的一塊狀基板(bulk substrate)。此外，半導體基板106亦可為絕緣體上覆矽(semiconductor-on-insulator,SOI)基板。
第5-12圖繪示依據本發明部分實施方式，對應至步驟304的一剖面圖500-1200。
如第5圖所示，一第一介電層502、一第一導電層504、一第二介電層506以及一硬罩幕層508依序堆疊或形成於半導體基板106的一上表面上。此些層502-508均具有均一的厚度。第一介電層502與第二介電層506可為氧化物，例如二氧化矽。在SONOS分離式閘極快閃記憶體單元中，第一導電層504係以矽基材料形成，例如多晶矽。而在MONOS分離式閘極快閃記憶體單元中，第一導電層504係以金屬或金屬合金形成。硬罩幕508可為一氮化物，或為氮化物-氧化物-氮化物(nitride-oxide-nitride,NON)的 多層薄膜。
如第6圖所示，對第一介電層502、第一導電層504、第二介電層506以及硬罩幕層508進行一第一蝕刻製程，以在半導體基板106的記憶體區域110中形成成對並分離的選擇閘極126a與126b。選擇閘極126之間有一中央區602，並殘留選擇閘極介電層136a與136b以電性絕緣半導體基板106與選擇閘極126。此外，選擇閘極126被記憶體硬罩幕604a與604b屏蔽，且記憶體硬罩幕介電層606a與606b電性絕緣選擇閘極126與記憶體硬罩幕604a與604b。
如第7圖所示，形成一電荷捕捉介電層702、一第二導電層704以及一第三介電層706依序地順應形成於半導體結構之上。電荷捕捉介電層702順應地形成於半導體基板106以及記憶體硬罩幕604的上表面，並沿著選擇閘極介電層136、選擇閘極126、記憶體硬罩幕604以及記憶體硬罩幕介電層606的側壁。第二導電層704順應地形成於電荷捕捉介電層702上，而第三介電層706順應地形成於第二導電層704上。在本發明之部分實施例中，第二導電層704的厚度約為100埃，而電荷捕捉介電層702的厚度約為100埃至200埃。電荷捕捉介電層70一多層介電層，如一氧化物-氮化物-氧化物(oxide-nitride-oxide,ONO)介電層或一氧化物-矽點-氧化物(oxide-silicon dot-oxide,OSiO)介電層。第二導電層704可為多晶矽，而第三介電層706可為氮化矽。
如第8圖所示，對第二導電層704與第三介電層706進行一第二蝕刻製程，以形成成對的記憶體閘極128a與128b於電荷捕捉介電層702上，並側向鄰接電荷捕捉介電層702。同時也形成成對的記憶體閘極間隙壁132a與132b於記憶體閘極上128，並側向鄰接對應的記憶體閘極128。
如第9圖所示，對殘留的第二導電層704’進行一第三蝕刻製程，以相對於記憶體閘極間隙壁132凹陷化記憶體閘極128的上表面。
如第10圖所示，形成一第四介電層1002以覆蓋記憶體閘極128暴露的側壁，其中部分的第四介電層1002作為記憶體閘極128的成對薄間隙壁134a與134b。舉例來說，先順應地沉積一層間介電層，接著選擇性蝕刻以形成第四介電層1002。另外值得注意的是，部分的第四介電層1002屏蔽記憶體閘極128的上表面。第四介電層1002可為氮化矽。
如第11圖所示，形成一光罩1102，並對中央區602殘留的第二導電層704’、殘留的第三介電層706’以及第四介電層1002進行一第四蝕刻製程，以從中央區602移除此些部分。通常此第四蝕刻製程為一等向性乾蝕刻。
如第12圖所示，對電荷捕捉介電層702進行一第五蝕刻製程，以移除電荷捕捉介電層702中未被覆蓋的水平部。此步驟將會形成記憶體閘極128的電荷捕捉介電結構138a與138b。在本發明之部分實施例中，電荷捕捉介電 層702中未被覆蓋的部分包含覆蓋硬罩幕604的電荷捕捉介電層702。第五蝕刻製程可為一全程乾蝕刻，一全程濕蝕刻，或結合乾蝕刻與濕蝕刻。
第13圖繪示依據本發明部分實施方式，對應至步驟306的一剖面圖1300。如第10圖所示，在半導體基板106的邏輯區域112中，三個犧牲閘極1302a、1302b與1302c分別形成於對應的高介電常數介電層120a、120b與120c上。邏輯硬罩幕1304a、1304b與1304c屏蔽犧牲閘極1302，且邏輯硬罩幕介電層1306a、1306b與1306c電性絕緣犧牲閘極1302與邏輯硬罩幕1304a、1304b與1304c。此外，形成對應至每一個犧牲閘極1302的金屬閘極介電層122a、122b與122c，並位於半導體基板106與高介電常數介電層120之間。且形成對應至每一個犧牲閘極1302的蝕刻終止層124a、124b與124c，並位於犧牲閘極1302與高介電常數介電層120之間。在高電壓應用中，金屬閘極介電層122會較一般厚度來的更厚。犧牲閘極1302可為多晶矽，金屬閘極介電層122與硬罩幕介電層1306可為一氧化物，例如二氧化矽，蝕刻終止層124可為氮化矽，高介電常數介電層120可為二氧化鉿、氧化鋁或氧化鉭，以及邏輯硬罩幕1504可為一氧化物，如氮化矽或為氮化物-氧化物-氮化物(nitride-oxide-nitride,NON)的多層薄膜。在本發明之部分實施例中，邏輯硬罩幕1504的厚度約為50埃至1100埃。
第14圖繪示依據本發明部分實施方式，對應至步驟308的一剖面圖1400。如第14圖所示，沿著中央區602 內選擇閘極126的側壁，並沿著中央區602外的電荷捕捉介電結構138與薄間隙壁134的側壁形成一主側壁結構148。此外，同時沿著犧牲閘極1302的兩側側壁形成主側壁結構148。舉例來說，形成此主側壁結構148係先順應地形成一層間介電層，接著選擇性蝕刻層間介電層以形成主側壁結構148。主側壁結構148可為一介電材料，如氮化矽。
第15圖繪示依據本發明部分實施方式，對應至步驟310與步驟312的一剖面圖1500。如第15圖所示，嵌入源/汲極區域114a-i至半導體基板106中，並形成通道區116a-e。一第一金屬矽化物層形成於源/汲極區域114上以形成接觸墊140a-i。在本發明之部分實施例中，第一金屬矽化物層的厚度約為50埃至200埃。第一金屬矽化物層可為鎳矽化物、鈷矽化物或鈦矽化物。
第16圖繪示依據本發明部分實施方式，對應至步驟314的一剖面圖1600。如第16圖所示，進行一第六蝕刻製程移除記憶體硬罩幕604、邏輯硬罩幕1304、記憶體硬罩幕介電層606以及邏輯硬罩幕介電層1306。第六蝕刻製程停止於犧牲閘極1302、選擇閘極126與記憶體閘極128，且同時回蝕刻主側壁結構148、記憶體閘極間隙壁132、電荷捕捉介電區138與薄間隙壁134上部的一小部分。
第17圖繪示依據本發明部分實施方式，對應至步驟316與步驟318的一剖面圖1700。如第17圖所示，形成一接觸蝕刻終止層1702順應地於半導體結構之上。接觸蝕刻終止層1702順沿著接觸墊140、記憶體閘極128、選擇 閘極126與犧牲閘極的1302的上表面，並順延著主側壁結構148的側壁。第17圖中更形成一第五層間介電層1704於接觸蝕刻終止層1702上。
第18圖繪示依據本發明部分實施方式，對應至步驟320的一剖面圖1800。如第18圖所示，對第五層間介電層1704進行一第一平坦化製程以移除接觸蝕刻終止層1702，並停止第一平坦化製程於選擇閘極126。此步驟將形成一接觸蝕刻終止層150。在本發明之部分實施例中，也對選擇閘極126、記憶體閘極128與犧牲閘極1302進行第一平坦化製程，使此些閘極126、128與1302的上表面共平面，同時也減少此些閘極126、128與1302的高度。第一平坦化製程可為化學機械研磨製程(chemical machine polish,CMP)。
第19圖繪示依據本發明部分實施方式，對應至步驟322的一剖面圖1900。如第19圖所示，形成一第二記憶體硬罩幕1902於記憶體區域108上，並對犧牲閘極1302進行一第七蝕刻製程以移除犧牲閘極1302，形成對應的凹陷1904a、1904b與1904c於主側壁結構148之間。第二記憶體硬罩幕1902之厚度約為30埃至150埃，其可由氧化物、氮化鈦、氮化矽或氮化物-氧化物-氮化物(nitride-oxide-nitride,NON)的多層薄膜所形成。
第20圖繪示依據本發明部分實施方式，對應至步驟324的一剖面圖2000。如第20圖所示，形成一第三金屬導電層2002填滿此些凹陷1904。
第21圖繪示依據本發明部分實施方式，對應至步驟326的一剖面圖2100。如第21圖所示，對第二第二記憶體硬罩幕1902與第二記憶體硬罩幕2002進行一第二平坦化製程。第二平坦化製程停止於主側壁結構148的上表面，並形成金屬閘極118a、118b與118c於對應的凹陷1904之中。金屬閘極118的上表面與記憶體閘極128與選擇閘極126的上表面共平面。在本發明之部分實施例中，將也對選擇閘極126與記憶體閘極128進行第二平坦化製程，以減少選擇閘極126與記憶體閘極128的高度。此外，在本發明之其他部分實施例中，金屬閘極118的上表面約高於半導體基板106的上表面350埃至700埃。第二平坦化製程可為化學機械研磨製程(chemical machine polish,CMP)。
第22圖繪示依據本發明部分實施方式，對應至步驟328的一剖面圖2200。如第22圖所示，形成一第六介電層2202於記憶體閘極128、選擇閘極126與金屬閘極118平坦的上表面上。第六介電層2202具有均一的厚度。在本發明之部分實施例中，第六介電層2202的厚度約為50埃至300埃。此外，第六介電層2202可為一氧化物，例如二氧化矽。
第23圖繪示依據本發明部分實施方式，對應至步驟330的一剖面圖2300。如第23圖所示，對部分的第六介電層2202進行一第七蝕刻製程，以形成一介電罩幕146於邏輯區域112上，並暴露出記憶體區域110。換句話說，金屬閘極118被屏蔽，而選擇閘極126與記憶體閘極128被 暴露出來。在本發明之部分實施例中，第七蝕刻製程相對於邏輯區域的上表面凹陷化記憶體區域110的上表面。舉例來說，凹陷化記憶體區域110中部分的主側壁結構148。在其他例子中，電荷捕捉介電結構138、記憶體閘極132與薄間隙壁134均被凹陷化。此凹陷化的深度約為50埃至100埃。
第24圖繪示依據本發明部分實施方式，對應至步驟332的一剖面圖2400。如第24圖所示，對記憶體閘極128與選擇閘極126進行一第八蝕刻製程，相對於金屬閘極118與鄰近介電材料，例如相對於電荷捕捉介電結構138的上表面凹陷化記憶體閘極128與選擇閘極126的上表面。在本發明之部分實施例中，凹陷部分約低於金屬閘極118與/或鄰近介電材料的上表面10埃至500埃或150埃至400埃。第八蝕刻製程係為乾蝕刻、濕蝕刻、或其組合。由於選擇閘極126與記憶體閘極128係由多晶矽形成，乾蝕刻氣體可包含氯氣(chlorine gas)、三氯化硼(boron trichloride)、氬氣(argon)或氟氣(fluorine gas)。此外，由於選擇閘極126與記憶體閘極128係由多晶矽形成，濕蝕刻液可為鹼性溶液(alkali solution)。在本發明之部分實施例中，第八蝕刻製程更凹陷化電荷捕捉介電結構138中的矽點或氮化層。
第25圖繪示依據本發明部分實施方式，對應至步驟334的一剖面圖2500。如第25圖所示，形成一第二金屬矽化物層於選擇閘極126與記憶體閘極128的凹陷化表面 上，以形成記憶體接觸墊141a、141c、141d與141e。在本發明之部分實施例中。第二金屬矽化物層的厚度約為50埃至200埃。此外，在本發明之其他部分實施例中，第二金屬矽化物層的上表面(例如：記憶體接觸墊141的上表面)凹陷化而低於鄰近的介電材料約50埃至100埃。第二金屬矽化物層可為鎳矽化物、鈷矽化物或鈦矽化物。
第25圖繪示依據本發明部分實施方式，對應至步驟334的一剖面圖2500。如第25圖所示，形成一第二金屬矽化物層於選擇閘極126與記憶體閘極128的凹陷化表面上，以形成記憶體接觸墊141a、141c、141d與141e。第二金屬矽化物層可為鎳矽化物。此發明的優點在於，由於記憶體閘極128與選擇閘極126的上表面之間的距離增加，能大幅減少記憶體閘極128與選擇閘極126之間形成金屬矽化物橋接的可能性。此外，由於第二金屬矽化物層係於第二平坦化製程後形成，半導體結構中仍具有第二金屬矽化物層，並維持其與高介電材料層-金屬閘極製程的相容性。
第26圖繪示依據本發明部分實施方式，對應至步驟336-340的一剖面圖2600。如第26圖所示，形成一第七層間介電層於該半導體結構的上表面上，以形成一層間介電層108(包含殘留的第五介電層1704’以及第七層間介電層)。並形成源/汲極接觸142a-i，源/汲極接觸142a-i垂直的往下延伸，並穿越層間介電層108至源/汲極接觸墊140。 記憶體接觸143a、143c、143d與143e垂直的往下延伸， 並穿越層間介電層108至記憶體接觸墊141。而邏輯接觸144a、144b與144c垂直的往下延伸，並穿越層間介電層108與介電罩幕146至金屬閘極118。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100’‧‧‧剖面圖
102a、102b‧‧‧記憶體單元元件
104a、104b、104c‧‧‧邏輯元件
106‧‧‧半導體基板
108‧‧‧層間介電層
110‧‧‧記憶體區域
112‧‧‧邏輯區域
114a、114b、114c‧‧‧源/汲極區
116a、116b‧‧‧通道區
118a、118b‧‧‧金屬閘極
120‧‧‧高介電常數材料
122a、122b‧‧‧金屬閘極介電層
124‧‧‧蝕刻終止層
126‧‧‧選擇閘極
128‧‧‧記憶體閘極
130‧‧‧記憶體閘極突出部分
132‧‧‧記憶體閘極間隙壁
134‧‧‧薄間隙壁
136‧‧‧選擇閘極介電層
138‧‧‧電荷捕捉介電區
139‧‧‧介電突出部分
140a、140b‧‧‧源/汲極金屬矽化物接觸墊
141a‧‧‧記憶體金屬矽化物接觸墊
142a、142b‧‧‧源/汲極導電接觸
143a‧‧‧記憶體導電接觸
144‧‧‧邏輯導電接觸
146‧‧‧介電罩幕
148‧‧‧主側壁結構
150‧‧‧接觸蝕刻終止層

Claims (10)

  1. 一種嵌入式快閃記憶體元件的積體電路，包含：一半導體基板，包含一記憶體區域以及相鄰該記憶體區域的一邏輯區域；一邏輯元件位於該邏輯區域上，包含一金屬閘極以及介電常數大於3.9的一材料層分離該金屬閘極與該半導體基板；一快閃記憶體單元元件位於該記憶體區域上，該快閃記憶體單元元件包含一記憶體單元閘極，該記憶體單元閘極藉由兩側的一介電區域電性絕緣；以及一金屬矽化物接觸墊位於該記憶體單元閘極的一上表面上，其中該記憶體單元閘極的該上表面以及該金屬矽化物接觸墊的一上表面相對於該金屬閘極的一上表面以及該介電區域的上表面凹陷化。
  2. 如請求項1所述之積體電路，其中該記憶體單元閘極為一記憶體閘極、一選擇閘極、一抹除閘極、一字元線或一控制閘極。
  3. 如請求項1所述之積體電路，其中該快閃記憶體單元元件包含：一選擇閘極；一記憶體閘極與該選擇閘極分隔；一電荷捕捉介電結構位於該記憶體閘極之下，並位於 該選擇閘極與該記憶體閘極相鄰的側壁之間，其中該記憶體單元閘極為該選擇閘極或該記憶體閘極，且其中之一的該介電區域為該電荷捕捉介電結構。
  4. 如請求項1所述之積體電路，其中該快閃記憶體單元元件包含：一浮動閘極；一抹除閘極以及一字元線與該浮動閘極分隔，並分別位於該浮動閘極的兩側；一控制閘極位於該浮動閘極上；以及一浮動閘極間隙壁位於該控制閘極、該字元線以及該抹除閘極相鄰的側壁之間，其中該記憶體單元閘極為該浮動閘極或該抹除閘極，且其中之一的該介電區域為該浮動閘極間隙壁。
  5. 如請求項1所述之積體電路，其中該介電區域的該上表面凹陷化以低於該金屬閘極的該上表面。
  6. 一種嵌入式快閃記憶體元件的製備方法，包含：形成一記憶體單元元件於一半導體基板的一記憶體區域上，該記憶體單元元件包含一記憶體單元閘極以及一介電區域位於該記憶體單元元件的兩側，並電性絕緣該記憶體單元元件；形成一邏輯元件於該半導體基板的一邏輯區域上，該 邏輯元件包含一犧牲閘極以及介電常數大於3.9的一材料層分離該犧牲閘極與該半導體基板；以一金屬閘極替換該犧牲閘極；形成一介電罩幕至少部分覆蓋該邏輯區域，並暴露未被覆蓋的該記憶體區域；相對於該金屬閘極的一上表面與該介電區域的一上表面，凹陷化該記憶體單元閘極的一上表面；以及形成一金屬矽化物接觸墊於該記憶體單元閘極的該上表面上。
  7. 如請求項6所述之製備方法，更包含：進行蝕刻製程以進一步相對於該金屬閘極的該上表面凹陷化該介電區域。
  8. 如請求項6所述之製備方法，其中形成該記憶體單元元件至少包含：形成一選擇閘極；形成與該選擇閘極分離的一記憶體閘極；以及形成一電荷捕捉介電結構於該記憶體閘極之下，並位於該選擇閘極與該記憶體閘極相鄰的側壁之間，其中該記憶體單元閘極為該選擇閘極或該記憶體閘極，且其中之一的該介電區域為該電荷捕捉介電結構。
  9. 如請求項6所述之製備方法，其中形成該記憶體單 元元件至少包含：形成一控制閘極於一浮動閘極之上；形成一浮動閘極間隙壁於該控制閘極的側壁上；形成與該浮動閘極分離的一抹除閘極與一字元線，該抹除閘極與該字元線分別位於該浮動閘極的兩側，且該浮動閘極間隙壁位於該控制閘極、該字元線以及該抹除閘極相鄰的側壁之間，其中該記憶體單元閘極為該字元線或該抹除閘極，且其中之一的該介電區域為該浮動閘極間隙壁。
  10. 一種嵌入式快閃記憶體元件的積體電路，該積體電路包含：一半導體基板，包含一記憶體區域以及相鄰該記憶體區域的一邏輯區域，該邏輯區域包含一共同源/汲極區域以及成對的一獨立源/汲極區域位於該共同源/汲極區域的兩側；一邏輯元件位於該邏輯區域上，包含一金屬閘極以及介電常數大於3.9的一材料層分離該金屬閘極與該半導體基板；一成對的快閃記憶體單元元件位於該記憶體區域上，其中每一個該快閃記憶體單元元件係對應至其中一個該獨立源/汲極區域，該快閃記憶體單元元件包含：一記憶體閘極與一選擇閘極位於該共同源/汲極區域以及該獨立源/汲極區域之間；以及 一電荷捕捉介電結構位於該記憶體閘極之下，並位於該選擇閘極與該記憶體閘極相鄰的側壁之間；以及一金屬矽化物接觸墊位於該記憶體閘極與該選擇閘極的上表面上，其中該金屬矽化物接觸墊的一上表面相對於該金屬閘極的一上表面以及該電荷捕捉介電結構的上表面被凹陷化。
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