TW202310357A - 半導體結構及其形成方法 - Google Patents

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蔣國璋
孫宏彰
楊子慶
楊豐誠
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Abstract

一種關於半導體結構及其形成的方法包含：基板上的多條第一導線、耦接導線的電荷捕獲層、與電荷捕獲層相鄰設置的通道層、及設置於通道層之間的多個第一填充區域；蝕刻第一填充區域以形成第一溝槽；在電荷捕獲層和通道層的上表面以及第一溝槽的側壁上沉積襯層；在第一溝槽中形成第二填充區域；圖案化第二填充區域以形成第二溝槽；在每一個第二溝槽中沉積分隔區域；及去除襯層以暴露電荷捕獲層和通道層。

Description

半導體結構及其形成方法
本發明實施例係關於一種半導體結構及其形成方法。
非揮發性記憶體(NVM)經常用於各種裝置，例如消費性電子裝置和可攜式裝置。NVM是一種記憶體儲存類型，即使在沒有電力的情況下也可以保留數據。NVM可以用電氣定址或機械定址。電氣定址NVM的示例包含快閃記憶體、可抹除可程式唯讀記憶體(EPROM)和可電氣抹除可程式唯讀記憶體(EEPROM)。NVM的功能包含將資訊編輯入其中、從中讀取資訊及/或從中消除資訊。在寫入操作期間，電荷隧穿進入或從NVM的電荷儲存層釋放。在讀取操作期間，根據電荷的電荷儲存層的不同特性可以被讀出為不同的邏輯狀態。
根據本發明的一實施例，一種形成半導體結構的方法，包含：形成多個記憶體單元，其包含：多條第一導線，其位於一基板上方；電荷捕獲層，其耦接該等第一導線；通道層，其與該等電荷捕獲層相鄰；及多個第一填充區域，其位於該等通道層之間；蝕刻該等第一填充區域以形成第一溝槽；在該等電荷捕獲層和該等通道層的上表面以及該等第一溝槽的側壁上沉積一襯層；在該等第一溝槽中形成第二填充區域；圖案化該等第二填充區域以形成第二溝槽；在每一個該等第二溝槽中沉積一分隔區域；及去除該襯層以暴露該等電荷捕獲層和該等通道層。
根據本發明的一實施例，一種形成半導體結構的方法，包含：在一互連結構中形成一第一溝槽；在該第一溝槽的側壁和底表面上方沉積一第一介電層；在該第一介電層上方的該第一溝槽中沉積一半導體層；以一第一填充層填充該第一溝槽；圖案化該第一填充層以形成多個第二溝槽；在每一個該等第二溝槽的側壁和底表面上沉積一襯層；在該等第二溝槽中沉積第二填充層；圖案化該等第二填充層以形成多個第三溝槽；在每一個該等第三溝槽中沉積一第二介電層；及去除該等第二填充層與該襯層以暴露該半導體層與該第一介電層。
根據本發明的一實施例，一半導體結構，包含：多個記憶體單元，每一個包含：多條第一導線，其位於一基板上方；兩個電荷捕獲層，其耦接該等第一導線；兩個通道層，其位於該等電荷捕獲層之間；一填充層，其位於該等通道層之間；及兩個源極/汲極接點，其位於該填充層的兩個側面；及多個分隔區域，其分隔兩個相鄰記憶體單元，其中至少一個該等分隔區域具有面向該等通道層的兩個側面以及位於該兩個側面之間的一中央部分，其中從上方觀看的該中央部分的一第一寬度，小於從上方觀看的該側面的一第二寬度。
以下揭露提供用於實現所提供標的之不同特徵之諸多不同實施例或示例。下文將描述組件及配置之特定示例以簡化本揭露。當然，此等僅為示例且不意在產生限制。例如，在以下描述中，在第二構件上方或第二構件上形成第一構件可包含其中形成直接接觸之第一構件及第二構件的實施例，並且亦可包含其中可在第一構件與第二構件之間形成額外構件使得第一構件及第二構件可不直接接觸的實施例。另外，本揭露可在各個示例中重複參考符號及/或字母。此重複係為了簡單及清楚且其本身不指示所討論之各種實施例及/或組態之間的一關係。
此外，為便於描述，諸如「下面」、「下方」、「下」、「上方」、「上」及其類似者之空間相對術語在本文中可用於描述一元件或構件與另一(些)元件或構件之關係，如圖中所繪示出。除了圖中所描繪之方向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中之不同方向。設備可依其他方式方向(旋轉90度或依其他方向)且亦可因此解譯本文中所使用之空間相對描述詞。
儘管闡述本揭露之廣泛範疇的數值範圍及參數係近似值，但要盡可能精確報告具體實例中所闡述之數值。然而，任何數值固有地含有由各自測試測量中常見之偏差必然所致之某些誤差。而且，如本文中所使用，術語「大約」、「實質」及「實質上」一般意謂在一給定值或範圍之10%、5%、1%或0.5%內。或者，如由一般技術者所考量，術語「大約」、「實質」及「實質上」意謂在平均值之一可接受標準誤差內。除在操作/工作實例中之外，或除非另有明確說明，否則本文中所揭露之所有數值範圍、數量、值及百分比，例如材料數量、持續時間、溫度、操作條件、數量比及其類似者之數值範圍、數量、值及百分比，應被理解為在所有例項中由術語「大約」、「實質」及「實質上」修飾。因此，除非有相反的指示，否則本揭露及所附申請專利範圍中所闡述之數值參數係可根據需要變動之近似值。至少，應該根據報告有效數位數及藉由應用一般捨入技術來解釋各數值參數。範圍在本文中可表示為從一端點至另一端點或在兩個端點之間。除非另有說明，否則本文中所揭露之所有範圍均包含端點。
本領域技術人員應理解，本揭露的實施例可以實現為系統、方法或計算機程式產品。因此，本揭露的實施例可以採取全硬體實施例、全軟體實施例(包含韌體、常駐軟體、微代碼等)或軟硬體結合實施例的形式，這些實施例在本文中一般稱為「電路」、「區域塊」、「模組」或「系統」。此外，本揭露的實施例可以採用包含在任何有形媒體表達中的電腦程式產品的形式，其中程式碼包含在該媒體中並且可由電腦執行。
在本揭露中，提供了一種記憶體陣列和一種用於製造記憶體陣列的方法。在製造記憶體陣列的方法期間，可在各種目標層(例如，記憶體陣列的組件層或犧牲層)的沉積和蝕刻中使用多次微影操作。當對記憶體陣列中的目標層執行蝕刻操作時，選擇合適的蝕刻劑以在目標層與其相鄰層之間具有足夠的蝕刻選擇性。然而，在一些實施例中，由於現有蝕刻劑及/或蝕刻工具的限制，在其相鄰層上執行的蝕刻操作可能不可避免地蝕刻或損壞一或多個組件層，例如記憶體單元的電荷捕獲層或通道層。因此，本揭露討論了用於在電荷捕獲層和通道層上提供增強的蝕刻保護的額外蝕刻停止層。可以形成較少的缺陷的記憶體單元並且因此可以提高生產良率。
圖1至圖10是根據一些實施例的製造半導體結構方法100的中間階段的透視圖。應當理解的是，可以在這些圖中所示的步驟之前、之中和之後提供額外操作，並且在方法100的其他實施例中可以替換或消除以下描述的一些操作。步驟的順序可以互換。
參考圖1，提供或形成基板102。基板102包含諸如矽的半導體材料，並且可以包含多晶矽。在一些實施例中，基板102可以包含其他半導體材料，例如矽鍺、碳化矽、砷化鎵等。在一些實施例中，基板102是p型基板(受體型)或n型基板(供給型)。或者，基板102包含另一種元素半導體，例如鍺；化合物半導體，包含磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包含矽鍺(SiGe)、砷磷化鎵(GaAsP)、銦砷化鋁(AlInAs)、鎵砷化鋁(AlGaAs)、銦砷化鎵(GaInAs)、銦磷化鎵(GaInP)及/或銦砷磷化鎵(GaInAsP)；或其組合。在又一替代方案中，基板102是絕緣體上半導體(Semiconductor-on-Insulator，SOI)基板。在一些實施例中，基板102可以包含摻雜磊晶層、梯度半導體層及/或覆蓋不同類型的其他半導體層的半導體層，例如矽鍺層上的矽層。
在一些實施例中，一或多個半導體裝置(未單獨示出)形成在基板102的上表面102f上。半導體裝置可以包含主動裝置，例如電晶體、二極體等，或被動裝置，例如電阻器、電容器、感應器、保險絲等。在一些實施例中，形成這些半導體裝置以構建場效電晶體(FET)，並且可以是平面場效電晶體、鰭式場效電晶體(FinFET)、全繞式閘極(GAA)場效電晶體、奈米片場效電晶體、奈米線場效電晶體、全空乏矽晶絕緣體(fully depleted silicon-on-insulator，FDSOI)場效電晶體等。
在一些實施例中，在基板102上方形成互連結構104。在一些實施例中，在基板102的上表面102f上方沉積互連結構104。互連結構104，也稱為重佈線層(RDL)，廣泛應用於半導體電路中，以便在互連結構104的一側上的組件之間提供重新佈線的互連。互連結構104在生產線後端(BEOL)階段製造。在一些實施例中，互連結構104經配置以在互連結構104的不同側電氣耦接組件。互連結構104通常包含由相互連接以建立互連線路的導電構件組成的堆疊金屬化層，例如互連結構104的示例性金屬化層112或114。每一個金屬化層可以包含導線或導電通孔(也參見圖20D和21D)，其中導線通過居間導電通孔電氣耦接相鄰的上覆導線或下層導線。在一些實施例中，導線和導電通孔由導電材料形成，例如金、銀、銅、鎳、鎢、鋁、錫、鈦、鉭、多晶矽、其合金等。
如圖1所示，金屬化層112包含跨越金屬化層112的導線，因此標籤112在此也指金屬化層112的導線。導電通孔包含在金屬化層114中並且在圖1中未明確示出。金屬化層114中的導電通孔通過絕緣材料電氣絕緣，因此標籤114在此也指絕緣材料114。絕緣材料114有時被稱為金屬間介電(inter-metal dielectric，IMD)層。在一些實施例中，IMD114的不同層可以具有不同的厚度。例如，如圖1所示，底部IMD層114可以比其他上覆的IMD層114要厚。在一些實施例中，IMD層114的絕緣材料包含氧化矽、氮化矽、氮氧化矽、碳化矽等。在一些實施例中，絕緣材料114包含氧化物，例如未摻雜矽酸鹽玻璃(USG)、氟化矽酸鹽玻璃(FSG)、硼磷矽酸鹽玻璃(BPSG)、四乙氧基矽烷(TEOS)、旋塗玻璃(SOG)、高密度電漿(HDP)氧化物、電漿增強型TEOS(PETEOS)等。
在一些實施例中，絕緣材料114可以藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋塗或其他合適的操作形成。導線112和導電通孔可以藉由本領域已知的微影和蝕刻操作形成。在一些實施例中，蝕刻操作包含乾式蝕刻、濕式蝕刻或其組合，例如反應離子蝕刻(RIE)。
在本實施例中，多條導線112以替代方式形成在金屬化層中。從俯視角度來看，導線112可以具有板狀、條狀或線狀。在一些實施例中，藉由方法100製造的記憶體陣列中的每一個記憶體單元(如圖18B中的記憶體陣列的個別記憶體單元150所表示)以形成電晶體的類似方式形成，其包含一個閘極電極、兩個源極/汲極區域、一個通道區域和一個閘極介質層。每一條導線112可以經配置以作為與各自的記憶體單元相關聯的電晶體的閘極電極或閘極層。在一些實施例中，互連結構104包含用於執行基板102中的半導體裝置的電氣連接的額外導線(未單獨示出)。
參考圖2，在互連結構104上方形成光罩層118。光罩層118可以由諸如光阻的光敏材料或諸如由氧化物、氮化物、氮氧化物等形成的硬光罩層形成。光罩層118被圖案化以包含多個凹槽。
參考圖3，互連結構104被圖案化以形成多個溝槽104R。溝槽104R延伸穿過導線112並在底部IMD層114中的一深度處停止。在圖案化操作期間保留底部IMD層114的厚度以覆蓋基板102的上表面102f以在後續操作期間提供電氣絕緣。通過圖案化操作，導線112的側壁暴露於溝槽104R。在一些實施例中，互連結構104的圖案化藉由以圖案化光罩層118作為蝕刻光罩來蝕刻溝槽104R來執行。在一些實施例中，從俯視角度看，溝槽104R平行延伸。在一些實施例中，蝕刻操作包含乾式蝕刻、濕式蝕刻、RIE等。在形成溝槽104R之後，可以去除或剝下光罩層118。
參考圖4，電荷捕獲層122沉積在互連結構104上方和溝槽104R中。在一些實施例中，電荷捕獲層122以保形方式沉積在溝槽104R的側壁和底表面上。電荷捕獲層122能夠保留電荷作為邏輯表示數據，因此經配置以作為記憶體單元的數據儲存元件。由於電荷捕獲層122可在斷電時幫助保持程式的電荷，因此使用電荷捕獲層122的記憶體單元在本文中被稱為非揮發性記憶體(NVM)。電荷捕獲層122可以用作耦接記憶體單元中的電晶體的閘極電極，即導線112的閘極介電層。在一些實施例中，電荷捕獲層122由介電材料形成，例如氧化矽、氮化矽、氮氧化矽等。在一些實施例中，電荷捕獲層122包含多層結構，例如，電荷捕獲層122包含氧化物-氮化物-氧化物(ONO)的層堆疊或其他形式的層堆疊。
在一些實施例中，電荷捕獲層122由高k(高介電常數)介電材料形成，例如二氧化鋯(ZrO 2)、氧化鋁(Al 2O 3)、氧化鉿(HfOx)、矽氧化鉿(HfSiOx)、鈦氧化鋯(ZrTiOx)、氧化鉭(TaOx)等。在一些實施例中，電荷捕獲層122由鐵電材料形成，例如矽氧化鉿(HfSiOx)、鋯氧化鉿(HfZrOx)、氧化鋁(Al 2O 3)、二氧化鈦(TiO 2)、氧化鑭(LaOx)、氧化鈦鍶鋇(BaSrTiOx(BST))、氧化鋯鈦鉛(PbZrxTiyOz(PZT))等。
在一些實施例中，電荷捕獲層122的厚度在大約5奈米和大約10奈米之間的範圍內。電荷捕獲層122可以使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、熱氧化/氮化或其他合適的沉積方法來沉積。
通道層124沉積在互連結構104上方和電荷捕獲層122上方的溝槽104R中。在一些實施例中，通道層124以保形方式沉積在電荷捕獲層122的側壁和下部分上。通道層124可以經配置以作為記憶體單元的數據讀取元件，其中通道層124作為電晶體的複合源極/汲極區域和通道區域，並且經配置以根據閘極電極的偏壓和各自的記憶體單元的源極/汲極接點來傳導電流。
在一些實施例中，通道層124由半導體材料形成。半導體材料可以包含矽基材料、氧化物半導體(OS)材料或二維(2D)材料。例如，矽基材料可以包含多晶矽、非晶矽等。在其他示例中，氧化物半導體材料可以包含氧化鋅、氧化鎘、氧化銦等。在又一示例中，二維材料可包含石墨烯，但本揭露不限於此。在一些實施例中，通道層124包含金屬氧化物，例如銦鎵鋅氧化物(IGZO)、氧化鋅(ZnO)、氧化錫(SnO)等。
在一些實施例中，通道層124具有在大約1奈米和大約30奈米之間、或在大約5奈米和大約10奈米之間的範圍內的厚度。通道層124可以使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其他合適的沉積方法來沉積。
緩衝層126沉積在互連結構104上方和通道層124上方的溝槽104R中。在一些實施例中，緩衝層126以保形方式沉積在通道層124的側壁和下部分上。在一些實施例中，形成緩衝層126以在後續操作中提供更大的製程視窗。在一些實施例中，方法100沒有形成緩衝層126。在一些實施例中，緩衝層126由介電材料形成，例如氧化矽、氮化矽、氮氧化矽等。在一些實施例中，緩衝層126包含多層結構。
在一些實施例中，緩衝層126由高k(高介電常數)介電材料形成，例如二氧化鋯(ZrO 2)、氧化鋁(Al 2O 3)、氧化鉿(HfOx)、矽氧化鉿(HfSiOx)、鈦氧化鋯(ZrTiOx)、氧化鉭(TaOx)等。
在一些實施例中，緩衝層126具有在大約1奈米和大約30奈米之間、或在大約5奈米和大約10奈米之間的範圍內的厚度。緩衝層126可以使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、氧化、氮化或其他合適的沉積方法來沉積。
圖5示出了緩衝層126、通道層124和電荷捕獲層122的堆疊上的圖案化操作。在通道層124和電荷捕獲層122上執行蝕刻操作。結果是，緩衝層126、通道層124和電荷捕獲層122的水平部分在蝕刻操作期間被去除，而緩衝層126、通道層124和電荷捕獲層122的垂直部分留下來。蝕刻操作藉由乾式蝕刻執行；然而，其他類型的蝕刻操作例如濕式蝕刻或RIE也是可能的。蝕刻操作可以在不使用圖案化光罩層的情況下執行，並且有時被稱為空白蝕刻。在一些實施例中，蝕刻在底部IMD層114的一深度處停止，同時覆蓋基板102的上表面102f。
如圖6和圖7所示，形成一或多個填充層134(填充區域)以填充溝槽104R。首先，填充層134的填充材料134M被沉積到溝槽104R中和互連結構104的上表面上方。填充材料134M可由介電材料形成，例如氧化物、氮化物、氮氧化物等。在一些實施例中，填充材料134M包含氧化物，例如未摻雜矽酸鹽玻璃(USG)、氟化矽酸鹽玻璃(FSG)、硼磷矽酸鹽玻璃(BPSG)、四乙氧基矽烷(TEOS)、旋塗玻璃(SOG)、高密度電漿(HDP)氧化物、電漿增強型TEOS(PETEOS)等。在一些實施例中，填充材料134M由與絕緣材料114相同的材料形成，例如氧化矽。填充材料134M可以使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋塗或其他合適的沉積方法來沉積。
參照圖7，執行平坦化操作以去除填充材料134M的多餘部分。填充層134因此形成在各自的溝槽104R內。平坦化操作還可產生與互連結構104的上表面齊平的填充層134的上表面。平坦化操作可以藉由機械研磨、化學機械研磨(CMP)、化學蝕刻、電漿蝕刻等來執行。
圖8至圖21中帶有字尾「A」、「B」、「C」和「D」的圖分別是根據一些實施例的圖7所示步驟之後的方法100的中間階段的透視圖、俯視圖和截面圖。在一些實施例中，帶有字尾「A」的圖表示透視圖，帶有字尾「B」的圖表示俯視圖，帶有字尾「C」和「D」的圖分別表示同一圖沿各自的截面線CC和DD，是透視圖的第一和第二截面圖。
參考圖8A、8B和8C，在圖7所示的半導體結構上方形成圖案化光罩層136。在一些實施例中，圖案化光罩層136是光阻或硬光罩層，例如由氧化物或氮化物形成。在一些實施例中，圖案化光罩層136界定多個開口136R，通過圖案化操作，例如微影和蝕刻操作，暴露填充層134的部分。每一個開口136R與填充層134其中之一對齊，且從俯視角度看，每一個開口136R在平行於填充層134或溝槽104R延伸的方向上延伸。要保留的填充層134的部分被圖案化光罩層136覆蓋。
參考圖9A、9B和9C，執行蝕刻操作以在填充層134內形成溝槽134R。以圖案化光罩層136作為蝕刻光罩執行蝕刻。在一些實施例中，溝槽134R延伸穿過互連結構104並去除填充層134的部分以暴露基板102的上表面102f。在一些實施例中，開口136R的邊界由面向填充層134的通道層124的側壁界定，因此當形成溝槽134R時該蝕刻操作去除緩衝層126。通道層124的側壁暴露於溝槽134R，如圖9C所繪示。在形成溝槽134R之後，可以去除或剝下光罩層136。
在一些實施例中，每一個溝槽134R用於在其中形成記憶體陣列的記憶體單元的組件。每一個溝槽104R內的填充層134的未蝕刻部分經配置以分隔相鄰的記憶體單元。參考圖9B，在填充層134的未蝕刻部分中，緩衝層126在填充層134和通道層124之間也保持未被去除並且暴露於溝槽134R。在一些實施例中，溝槽104R的不同行中的溝槽134R以交錯的方式設置。
在圖10A、10B和10C中，襯層138沉積在互連結構104上方和溝槽134R中。襯層138覆蓋互連結構104的上表面、電荷捕獲層122的上表面和通道層124的上表面。在一些實施例中，襯層138在溝槽134R內以保形方式覆蓋通道層124的側壁。在一些實施例中，襯層138經配置以作為蝕刻停止層，用於在後續蝕刻操作期間保護下層的通道層124和電荷捕獲層122。在一些實施例中，襯層138由介電材料形成，例如氧化矽、氮化矽、氮氧化矽、碳化矽等。在一些實施例中，襯層由與絕緣材料114或填充材料134M相同的材料形成。
參考圖11A、11B和11C，一或多個填充層(填充區域)142沉積在襯層138上方和溝槽134R中。溝槽134R因此被填充層142填充。在一些實施例中，填充層142用作犧牲層並將在後續操作中去除。首先，填充層142的填充材料被沉積到溝槽134R中和襯層138的上表面上方。填充層142的填充材料可以由介電材料形成，例如氧化物、氮化物、氮氧化物等。在一些實施例中，填充層142的填充材料包含氧化物，例如未摻雜矽酸鹽玻璃(USG)、氟化矽酸鹽玻璃(FSG)、硼磷矽酸鹽玻璃(BPSG)、四乙氧基矽烷(TEOS)、旋塗玻璃(SOG)、高密度電漿(HDP)氧化物、電漿增強型TEOS(PETEOS)等。在一些實施例中，填充層142的填充材料由與絕緣材料114、填充層134或襯層138相同的材料形成。填充層142的填充材料可以使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋塗或其他合適的沉積方法來沉積。
隨後，執行平坦化操作以去除填充層142的填充材料的多餘部分。平坦化操作還可以在襯層138上產生具有均勻厚度的填充層142的上部分。平坦化操作可以藉由機械研磨、化學機械研磨(CMP)、化學蝕刻、電漿蝕刻等來執行。
在填充層142上方形成圖案化光罩層144。在一些實施例中，圖案化光罩層144是光阻或硬光罩層，例如由氧化物或氮化物形成。在一些實施例中，圖案化光罩層144界定多個開口144R，通過圖案化操作，例如微影和蝕刻操作，暴露填充層142的部分。在一些實施例中，蝕刻操作包含乾式蝕刻、濕式蝕刻或其組合，例如反應離子蝕刻(RIE)。每一個開口144R設置在每一個記憶體單元內，且從俯視角度看，每一個開口144R可以在垂直於電荷捕獲層122或填充層142延伸的方向上延伸。參考圖10A和10B，填充層142具有佔據溝槽134R的形狀。因此，從俯視角度看，開口144R暴露並穿過各自的填充層142。
參照圖12A、12B和12C，執行蝕刻操作以在填充層142中形成溝槽142R。以圖案化光罩層144作為蝕刻光罩執行蝕刻。在一些實施例中，蝕刻延伸穿過互連結構104並暴露基板102的上表面102f或104b。在一些實施例中，開口144R的邊界與電荷捕獲層122的面向溝槽142R的側壁對齊，因此，蝕刻操作在形成溝槽142R期間去除部分通道層124和部分襯層138。電荷捕獲層122的側壁因此暴露於溝槽142R，如圖12C所示。在形成溝槽142R之後，可以去除或剝下圖案化光罩層144。
參照圖13A、13B和13C，在溝槽142R中沉積一或多個填充層146(填充區域)。在一些實施例中，填充層146用作記憶體單元的兩個源極/汲極接點之間的記憶體單元中的間隔件或分隔區域並且將這兩個源極/汲極接點電氣隔離。首先，填充層146的填充材料被沉積到溝槽142R中並在填充層142的上表面上方。填充層146的填充材料可以由介電材料形成，例如氧化物、氮化物、氮氧化物等。在一些實施例中，填充層146的填充材料包含氧化物，例如未摻雜矽酸鹽玻璃(USG)、氟化矽酸鹽玻璃(FSG)、硼磷矽酸鹽玻璃(BPSG)、四乙氧基矽烷(TEOS)、旋塗玻璃(SOG)、高密度電漿(HDP)氧化物、電漿增強型TEOS(PETEOS)等。在一些實施例中，填充層146的填充材料由與絕緣材料114、填充層134或142或襯層138相同的材料形成。填充層146的填充材料可以使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋塗或其他合適的沉積方法來沉積。
隨後，執行平坦化操作以去除填充層142的表面上方的填充層146的填充材料的多餘部分。平坦化操作還可產生與填充層142的上表面齊平的填充層146的上表面。平坦化操作可以藉由機械研磨、化學機械研磨(CMP)、化學蝕刻、電漿蝕刻等來執行。
參考圖14A-14D，執行蝕刻操作以去除填充層142以形成溝槽234R。可以使用填充層146和襯層138作為蝕刻光罩來執行蝕刻。在一些實施例中，蝕刻操作包含乾式蝕刻、濕式蝕刻或其組合，例如反應離子蝕刻(RIE)。在一些實施例中，蝕刻去除填充層142的剩餘部分並暴露襯層138的上表面和側壁，如圖14D所示。在一些實施例中，填充層146在填充層142的蝕刻期間保持實質上完整，因此填充層146的上表面高於襯層138的上表面，如圖14C所示。在一些其他實施例中，填充層146的部分在填充層142的蝕刻期間被蝕刻。在一些實施例中，填充層146的厚度，例如填充層146的頂部，在填充層142的蝕刻操作期間被蝕刻。
參考圖15A-15D，執行蝕刻操作以去除襯層138並將通道層124暴露於溝槽234R。可以使用互連結構104的絕緣材料114作為蝕刻光罩來執行蝕刻。在一些實施例中，蝕刻操作包含乾式蝕刻、濕式蝕刻或其組合，例如RIE。在一些實施例中，參考圖14C和15C，蝕刻暴露互連結構104的上表面。在一些實施例中，參考圖14D和15D，緩衝層126、通道層124和電荷捕獲層122的上表面被暴露並且在蝕刻期間實質上不被損壞。在一些實施例中，參考圖15D，在蝕刻操作期間通道層124和電荷捕獲層122的厚度實質上保持相同。在一些實施例中，填充層146的厚度，例如填充層146的頂部，在襯層138的蝕刻操作期間被蝕刻。
在藉由濕式蝕刻執行蝕刻操作的實施例中，藉由時間模式蝕刻操作去除襯層138，在此期間完全去除襯層138。同時，通道層124或電荷捕獲層122的上表面或其側壁的上部分僅耗損可忽略的部分。因此，記憶體單元的性能將不會因溝槽234R的蝕刻和襯層138的去除而受到不利影響。在一實施例中，將襯層138沉積到足夠低的厚度，使得蝕刻時間可以相對較短，同時精確控制蝕刻厚度，使得通道層124和電荷捕獲層122的耗損部分可以控制得很好。在一些實施例中，襯層138具有在大約0.5奈米和大約10奈米之間、在大約1奈米和大約5奈米之間或在大約3奈米和大約5奈米之間的範圍內的厚度。
在一些實施例中，參考圖13A至圖13D，平坦化後的填充層142的厚度，在填充層142的上表面與填充層142的底表面(位於溝槽104R內並面向表面102f)之間測量的，實質上是互連結構104的厚度並且在大約100奈米和大約1000微米之間的範圍內。在一些實施例中，填充層142和襯層138之間的厚度比率在大約10和大約100之間。在沒有襯層138的現有蝕刻方法中，填充層142的去除需要仔細選擇蝕刻化學物質，以在填充層142和記憶體單元的組件之間提供足夠的蝕刻選擇性，例如電荷捕獲層層122和通道層124。此外，可能需要足夠長的蝕刻時間，例如大於大約60秒的時間段，以確保在互連結構104的整個厚度上完全去除填充層142。然而，如此長的蝕刻時間將不可避免地耗損電荷捕獲層122或通道層124的側壁和上表面，從而影響電晶體結構的完整性。相比之下，藉由襯層138作為用於填充層142的蝕刻操作的蝕刻光罩的幫助下，填充層142可以用更大的製程視窗完全被去除。填充層142或襯層138的蝕刻劑候選物的選擇變得比現有方法更容易並且蝕刻時間控制較不敏感。在一些實施例中，用於去除填充層142的蝕刻劑包含氯基酸和氟基酸，例如六氟化硫(SF 6)、四氟化碳(CF 4)、三氟化氮(NF 3)等。在一些實施例中，用於去除襯層138的蝕刻劑包含氯基酸和氟基酸，例如四氯化碳(CCl 4)、六氟化硫(SF 6)、四氟化碳(CF 4)、三氟化氮(NF 3)等。在一些實施例中，去除襯層138的蝕刻時間介於大約10秒至大約15秒之間。
參考圖16A-16D，在一些實施例中，在圖15A-15D所示的操作之後，填充層142的蝕刻操作進一步去除了填充層146的部分。由於在去除襯層138期間的過度蝕刻，溝槽234R被擴大。在一些實施例中，填充層146和142包含相似的材料，或者填充層146和142之間的蝕刻選擇性就某些蝕刻劑化學而言是不足的。結果是，如圖16A和16B所示，每一個填充層146的中心部分被侵蝕。
參照圖16B，填充層146在第一側具有第一寬度Wl或在第二側具有第二寬度W2以及在兩側之間的中央部分具有第三寬度W3，其中寬度W3小於寬度W1或W2。在一些實施例中，從俯視角度看，填充層146具有狗骨形狀。在一些實施例中，從俯視角度來看，每一個蝕刻溝槽234R具有四邊形形狀，例如正方形或矩形形狀。在一些實施例中，蝕刻操作所耗損的電荷捕獲層122或通道層124的部分小於相同蝕刻操作下所耗損的填充層146的部分。
參考圖17A-17D，在替代實施例中，在圖15A-15D所示的操作之後，填充層142的蝕刻操作部分地去除填充層146以形成側壁146S的另一形狀。參考圖16B和17B，從俯視角度看，圖17B中所示的蝕刻填充層146具有面向填充層134的非直線側壁146S。在一些實施例中，側壁146S具有彎曲形狀。在一些其他實施例中，側壁146S由連接的非平行區段形成，或具有鋸齒形表面。
參考圖18A-18D，在溝槽234R中形成源極/汲極接點152和154。半導體結構中的記憶體陣列包含記憶體單元陣列150，其中每一個記憶體單元包含與各自的記憶體單元150的通道層124接觸的一對源極/汲極接點152和154。在本實施例中，每一個記憶體單元150在填充層134的兩側具有兩個電荷捕獲層122和兩個通道層124。兩組電荷捕獲層和通道層由相同的源極/汲極接點152、154和閘極電極112控制。在程式化或消除操作期間，電荷通過閘極電極112和源極/汲極接點152、154的適當偏壓被程式化到電荷捕獲層122或從電荷捕獲層122被消除。在讀取操作期間，讀取電流通過源極/汲極接點152、154傳導至通道層124。
源極/汲極接點152和154可以包含導電材料，例如摻雜的矽或金屬材料，例如金、銀、銅、鎳、鎢、鋁、錫、其合金等。源極/汲極接點152和154可以藉由沉積操作形成，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電鍍或其他合適的操作。在一些實施例中，在沉積源極/汲極接點152和154的導電材料之後，執行平坦化操作以將源極/汲極接點152和154與互連結構104齊平。填充層146的上表面也與源極/汲極接點152和154的上表面齊平。平坦化操作可以藉由機械研磨、化學機械研磨(CMP)、化學蝕刻、電漿蝕刻等來執行。
參照圖19A-19D，在半導體結構上方形成金屬通孔層162。金屬通孔層162可以被視為互連結構104的一個組件層並且包含電氣連接各自的源極/汲極接點152和154的導電通孔164和166。首先，金屬通孔層162可以由諸如氧化物的介電材料形成，並且可以包含未摻雜矽酸鹽玻璃(USG)、氟化矽酸鹽玻璃(FSG)、硼磷矽酸鹽玻璃(BPSG)、四乙氧基矽烷(TEOS)、旋塗玻璃(SOG)、高密度電漿(HDP)氧化物、電漿增強型TEOS(PETEOS)等。在一些實施例中，金屬通孔層162具有與絕緣材料114相同的材料。在金屬通孔層162上執行圖案化操作以在源極/汲極接點152、154上方形成開口162R。圖案化操作可以包含微影和蝕刻操作。
隨後，如圖20A-20D所示，將導電材料填充到開口162R中以形成導電通孔164、166。導電通孔164、166的材料、配置和形成方法與源極/汲極接點152、154的材料、配置和形成方法類似，為簡潔起見不再重複其描述。
參照圖21A-21D，在金屬通孔層162上方形成金屬線層172。金屬線層172可被視為互連結構104的另一組件層且包含電氣連接導電通孔164、166的導線174。偏壓信號通過由導線174、導電通孔164、166以及源極/汲極接點152、154形成的導電路徑傳輸到每一個記憶體單元150的電晶體的源極/汲極區域。
首先，金屬線層172可以由諸如氧化物的介電材料形成，並且可以包含未摻雜矽酸鹽玻璃(USG)、氟化矽酸鹽玻璃(FSG)、硼磷矽酸鹽玻璃(BPSG)、四乙氧基矽烷(TEOS)、旋塗玻璃(SOG)、高密度電漿(HDP)氧化物、電漿增強型TEOS(PETEOS)等。在一些實施例中，金屬線層172具有與絕緣材料114相同的材料。在金屬線層172上執行圖案化操作以在導電通孔164、166上方形成溝槽。圖案化操作可以包含微影和蝕刻操作。隨後，將導電材料填充到開口中以形成導線174。導線174的材料、配置和形成方法與源極/汲極接點152、154的材料、配置和形成方法類似，為簡潔起見，不再重複其描述。
圖22是根據一些實施例的半導體結構的示意俯視圖。圖22所示的俯視圖可以看作是圖18B所示的變型，其中在溝槽234R中形成源極/汲極接點152、154的形狀。在圖22的實施例中形成的溝槽234R被視為圖15B、16B、17B中所示的溝槽234R的變型。在溝槽234R的形成期間，填充層134的部分被蝕刻以暴露緩衝層126的側壁的部分。因此，在圖22中所示的源極/汲極接點152、154的蝕刻溝槽234R在一側具有階梯形狀，並且朝向填充層134突出。就此而言，應當理解的是，在如圖18A-18D中所討論的源極/汲極接點152、154的沉積操作之後，所形成的源極/汲極接點152、154可以接觸緩衝層126的側壁。
圖23是根據一些實施例的半導體結構的示意俯視圖。圖23所示的俯視圖可以看作是圖18B和圖22的俯視圖的變型，其中記憶體單元150沒有緩衝層126。在一些實施例中，如圖4所示，在形成電荷捕獲層122和通道層124的堆疊期間無涉及緩衝層126。因此，應當理解的是，在方法100的各個圖中，緩衝層126不存在於半導體結構中，因此填充層134接觸通道層124(相對於圖14B)並且可以形成溝槽104R或開口132R以對準通道層124的側壁(參考圖5)。因此，圖8C中所示的右手邊填充層134可以形成為具有由通道層124界定的側壁。此外，圖23中的源極/汲極接點152/154的側壁由通道層124而不是緩衝層126界定。
根據一實施例，一種方法包含形成多個記憶體單元，其包含：多條第一導線，其位於一基板上方；電荷捕獲層，其耦接該等第一導線；通道層，其與該等電荷捕獲層相鄰；及多個第一填充區域，其位於該等通道層之間；蝕刻該等第一填充區域以形成第一溝槽；在該等電荷捕獲層和該等通道層的上表面以及該等第一溝槽的側壁上沉積一襯層；在該等第一溝槽中形成第二填充區域；圖案化該等第二填充區域以形成第二溝槽；在每一個該等第二溝槽中沉積一分隔區域；及去除該襯層以暴露該等電荷捕獲層和該等通道層。
根據一實施例，一種方法包含：在一互連結構中形成一第一溝槽；在該第一溝槽的側壁和底表面上沉積一第一介電層；在該第一介電層上方的該第一溝槽中沉積一半導體層；以一第一填充層填充該第一溝槽；圖案化該第一填充層以形成多個第二溝槽；在每一個該等第二溝槽的側壁和底表面上沉積一襯層；在該等第二溝槽中沉積第二填充層；圖案化該等第二填充層以形成多個第三溝槽；在每一個該等第三溝槽中沉積一第二介電層；及去除該等第二填充層與該襯層以暴露該半導體層與該第一介電層。
根據一個實施例，一種半導體結構包含多個記憶體單元，其中每一個該等記憶體單元包含：多條第一導線，其位於一基板上方；兩個電荷捕獲層，其耦接該等第一導線；兩個通道層，其位於該等電荷捕獲層之間；一填充層，其位於該等通道層之間；及兩個源極/汲極接點，其位於該填充層的兩個側面；及多個分隔區域，其分隔兩個相鄰記憶體單元，其中至少一個該等分隔區域具有面向該等通道層的兩個側面以及位於該兩個側面之間的一中央部分，其中從上方觀看的該中央部分的一第一寬度，小於從上方觀看的該側面的一第二寬度。
上文已概述若干實施例之特徵，使得熟習技術者可較佳理解本揭露之態樣。熟習技術者應瞭解，其可易於將本揭露用作設計或修改其他程序及結構以實施相同於本文中所引入之實施例之目的及/或達成相同於本文中所引入之實施例之優點的一基礎。熟習技術者亦應認識到，此等等效建構不應背離本揭露之精神及範疇，並且其可在不背離本揭露之精神及範疇的情況下對本文作出各種改變、替換及變更。
102:基板 102f:上表面 104:互連結構 104R:溝槽 104b:表面 112:金屬化層 114:金屬間介電層 118:光罩層 122:電荷捕獲層 124:通道層 126:緩衝層 132R:開口 134:填充層 134M:填充材料 134R:溝槽 136:光罩層 136R:開口 138:襯層 142:填充層 142R:溝槽 144:光罩層 144R:開口 146:填充層 146S:側壁 150:記憶體單元 152:源極/汲極接點 154:源極/汲極接點 162:金屬通孔層 162R:開口 164:導電通孔 166:導電通孔 172:金屬線層 174:導線 234R:溝槽 CC:截面線 DD:截面線 W1:寬度 W2:寬度 W3:寬度
自結合附圖閱讀之以下詳細描述最佳理解本揭露之態樣。應注意，根據行業標準做法，各種構件未按。實際上，為使討論清楚，可任意增大或減小各種構件之尺寸。
圖1-7是根據一些實施例的製造半導體結構方法的中間階段的透視圖。
圖8A、8B和8C分別是根據一些實施例的製造半導體結構方法的中間階段的透視圖、俯視圖和截面圖。
圖9A、9B和9C分別是根據一些實施例的製造半導體結構方法的中間階段的透視圖、俯視圖和截面圖。
圖10A、10B和10C分別是根據一些實施例的製造半導體結構方法的中間階段的透視圖、俯視圖和截面圖。
圖11A、11B和11C分別是根據一些實施例的製造半導體結構方法的中間階段的透視圖、俯視圖和截面圖。
圖12A、12B和12C分別是根據一些實施例的製造半導體結構方法的中間階段的透視圖、俯視圖和截面圖。
圖13A、13B和13C分別是根據一些實施例的製造半導體結構方法的中間階段的透視圖、俯視圖和截面圖。
圖14A、14B、14C和14D分別是根據一些實施例的製造半導體結構方法的中間階段的透視圖、俯視圖和兩個截面圖。
圖15A、15B、15C和15D分別是根據一些實施例的製造半導體結構方法的中間階段的透視圖、俯視圖和兩個截面圖。
圖16A、16B、16C和16D分別是根據一些實施例的製造半導體結構方法的中間階段的透視圖、俯視圖和兩個截面圖。
圖17A、17B、17C和17D分別是根據一些實施例的製造半導體結構方法的中間階段的透視圖、俯視圖和兩個截面圖。
圖18A、18B、18C和18D分別是根據一些實施例的製造半導體結構方法的中間階段的透視圖、俯視圖和兩個截面圖。
圖19A、19B、19C和19D分別是根據一些實施例的製造半導體結構方法的中間階段的透視圖、俯視圖和兩個截面圖。
圖20A、20B、20C和20D分別是根據一些實施例的製造半導體結構方法的中間階段的透視圖、俯視圖和兩個截面圖。
圖21A、21B、21C和21D分別是根據一些實施例的製造半導體結構方法的中間階段的透視圖、俯視圖和兩個截面圖。
圖22是根據一些實施例的半導體結構的示意俯視圖。
圖23是根據一些實施例的半導體結構的示意俯視圖。
102f:上表面
104:互連結構
112:金屬化層
114:金屬間介電層

Claims (10)

  1. 一種形成半導體結構的方法，包含： 形成多個記憶體單元，其包含： 多條第一導線，其位於一基板上方； 電荷捕獲層，其耦接該等第一導線； 通道層，其與該等電荷捕獲層相鄰；及 多個第一填充區域，其位於該等通道層之間； 蝕刻該等第一填充區域以形成第一溝槽； 在該等電荷捕獲層和該等通道層的上表面以及該等第一溝槽的側壁上沉積一襯層； 在該等第一溝槽中形成第二填充區域； 圖案化該等第二填充區域以形成第二溝槽； 在每一個該等第二溝槽中沉積一分隔區域；及 去除該襯層以暴露該等電荷捕獲層和該等通道層。
  2. 如請求項1之方法，其中該等電荷捕獲層包含氧化物-氮化物-氧化物(ONO)堆疊。
  3. 如請求項1之方法，其中該等通道層包含多晶矽。
  4. 如請求項1之方法，其中該襯層與該分隔區域包含一相同材料。
  5. 如請求項1之方法，其中去除該襯層以暴露該等電荷捕獲層和該等通道層包含蝕刻該襯層，其中對該襯層的蝕刻停止在該等電荷捕獲層和該等通道層上。
  6. 一種形成半導體結構的方法，包含： 在一互連結構中形成一第一溝槽； 在該第一溝槽的側壁和底表面上方沉積一第一介電層； 在該第一介電層上方的該第一溝槽中沉積一半導體層； 以一第一填充層填充該第一溝槽； 圖案化該第一填充層以形成多個第二溝槽； 在每一個該等第二溝槽的側壁和底表面上沉積一襯層； 在該等第二溝槽中沉積第二填充層； 圖案化該等第二填充層以形成多個第三溝槽； 在每一個該等第三溝槽中沉積一第二介電層；及 去除該等第二填充層與該襯層以暴露該半導體層與該第一介電層。
  7. 如請求項6之方法，其中沉積該等第二填充層包含沉積一填充材料以覆蓋該第一介電層和該半導體層並填充該等第二溝槽。
  8. 一半導體結構，包含： 多個記憶體單元，每一個包含： 多條第一導線，其位於一基板上方； 兩個電荷捕獲層，其耦接該等第一導線； 兩個通道層，其位於該等電荷捕獲層之間； 一填充層，其位於該等通道層之間；及 兩個源極/汲極接點，其位於該填充層的兩個側面；及 多個分隔區域，其分隔兩個相鄰記憶體單元， 其中至少一個該等分隔區域具有面向該等通道層的兩個側面以及位於該兩個側面之間的一中央部分，其中從上方觀看的該中央部分的一第一寬度，小於從上方觀看的該側面的一第二寬度。
  9. 如請求項8之半導體結構，進一步包含在至少一個該等分隔區域的兩個側面上的兩個源極/汲極接點，其中至少一個該等分隔區域覆蓋該等源極/汲極接點的相對側壁。
  10. 如請求項8之半導體結構，其中至少一個該等分隔區域的該兩個側面接觸該等電荷捕獲層。
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* Cited by examiner, † Cited by third party
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US9620514B2 (en) * 2014-09-05 2017-04-11 Sandisk Technologies Llc 3D semicircular vertical NAND string with self aligned floating gate or charge trap cell memory cells and methods of fabricating and operating the same
KR20230015623A (ko) * 2021-07-23 2023-01-31 삼성전자주식회사 반도체 장치 및 데이터 저장 시스템
US11901311B2 (en) * 2021-07-30 2024-02-13 Macronix International Co., Ltd. Memory device and manufacturing method thereof

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