KR102595721B1 - 매립형 플로팅 게이트와 매립형 소거 게이트를 포함하는 플래시 메모리 디바이스 및 그 형성 방법 - Google Patents

매립형 플로팅 게이트와 매립형 소거 게이트를 포함하는 플래시 메모리 디바이스 및 그 형성 방법 Download PDF

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Abstract

플래시 메모리 디바이스는 제1 도전형의 도핑을 가지는 기판 반도체 층 내에 형성된 플로팅 게이트 전극, 기판 반도체 층 내에 형성되고, 제2 도전형의 도핑을 가지고, 플로팅 게이트 전극에 의해 측방향으로 이격된 한 쌍의 활성 영역, 기판 반도체 층 내에 형성되고, 플로팅 게이트 전극으로부터 측방향으로 오프셋된 소거 게이트 전극 및 플로팅 게이트 전극 위에 배치된 제어 게이트 전극을 포함한다. 플로팅 게이트 전극은 기판 반도체 층의 제1 개구에 형성될 수 있고, 소거 게이트 전극은 기판 반도체 층의 제2 개구에 형성될 수 있다. 플래시 메모리 디바이스의 다중 요소는 2차원 플래시 메모리 셀 어레이로 배열될 수 있다.

Description

매립형 플로팅 게이트와 매립형 소거 게이트를 포함하는 플래시 메모리 디바이스 및 그 형성 방법{FLASH MEMORY DEVICE INCLUDING A BURIED FLOATING GATE AND A BURIED ERASE GATE AND METHODS OF FORMING THE SAME}
플래시 메모리 디바이스는 터널링 유전체를 통한 전하 터널링을 유도함으로써 플로팅 게이트에 전하를 저장한다. 시간 경과에 따른 터널링 유전체를 통한 반복된 전하 터널링은 터널링 유전체를 손상시킬 수 있다. 결국, 손상된 터널링 유전체는 플래시 메모리 디바이스의 신뢰성에 악영향을 줄 수 있다. 또한, 반도체 채널 위에 플로팅 게이트 및 제어 게이트의 적층은 플래시 메모리 디바이스에 상당한 토포그래피를 도입하여 상부 구조체의 후속 패턴화를 방해할 수 있다. 소거 게이트는 터널링 게이트의 손상을 줄일 수 있다. 그러나, 소거 게이트의 사용은 부동 플로팅 게이트에 대한 소거 게이트의 오버레이에 있어서 더 높은 정밀도를 요구한다. 플래시 메모리 디바이스의 동작 중에 터널링 유전체의 손상을 감소시키고, 플래시 메모리 디바이스의 제조 중에 게이트의 오버레이에 필요한 정밀도를 감소시키기 위한 방법 및 구조체가 요구된다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1a는 본 개시 내용의 실시예에 따른 기판 반도체 층에 얕은 트렌치 격리 구조체를 형성한 후의 예시적인 구조체의 평면도이다.
도 1b는 도 1a의 B-B' 평면을 따른 예시적인 구조체의 수직 단면도이다.
도 2a는 본 개시 내용의 실시예에 따른 기판 반도체 층에 제1 개구를 형성한 후의 예시적인 구조체의 평면도이다.
도 2b는 도 2a의 B-B' 평면을 따른 예시적인 구조체의 수직 단면도이다.
도 3a는 본 개시 내용의 실시예에 따른 터널링 유전체 층과 플로팅 게이트 전극층을 형성한 후의 예시적인 구조체의 평면도이다.
도 3b는 도 3a의 B-B' 평면을 따른 예시적인 구조체의 수직 단면도이다.
도 4a는 본 개시 내용의 실시예에 따른 터널링 유전체와 플로팅 게이트 전극을 형성한 후의 예시적인 구조체의 평면도이다.
도 4b는 도 4a의 B-B' 평면을 따른 예시적인 구조체의 수직 단면도이다.
도 5a는 본 개시 내용의 실시예에 따른 기판 반도체 층에 제2 개구를 형성한 후의 예시적인 구조체의 평면도이다.
도 5b는 도 5a의 B-B' 평면을 따른 예시적인 구조체의 수직 단면도이다.
도 6a는 본 개시 내용의 실시예에 따른 소거 게이트 유전체 층과 소거 게이트 전극층을 형성한 후의 예시적인 구조체의 평면도이다.
도 6b는 도 6a의 B-B' 평면을 따른 예시적인 구조체의 수직 단면도이다.
도 7a는 본 개시 내용의 실시예에 따른 소거 게이트 유전체와 소거 게이트 전극을 형성한 후의 예시적인 구조체의 평면도이다.
도 7b는 도 7a의 B-B' 평면을 따른 예시적인 구조체의 수직 단면도이다.
도 8a는 본 개시 내용의 실시예에 따른 제어 게이트 유전체 층 및 제어 게이트 전극층을 형성한 후의 예시적인 구조체의 평면도이다.
도 8b는 도 8a의 B-B' 평면을 따른 예시적인 구조체의 수직 단면도이다.
도 9a는 본 개시 내용의 실시예에 따른 제어 게이트 전극 및 제어 게이트 유전체의 형성후의 예시적인 구조체의 평면도이다.
도 9b는 도 9a의 B-B' 평면을 따른 예시적인 구조체의 수직 단면도이다.
도 10a는 본 개시 내용의 실시예에 따른 유전체 게이트 스페이서의 형성후의 예시적인 구조체의 평면도이다.
도 10b는 도 10a의 B-B' 평면을 따른 예시적인 구조체의 수직 단면도이다.
도 11a는 본 개시 내용의 실시예에 따른 활성 영역의 형성 후의 예시적인 구조체의 평면도이다.
도 11b는 도 11a의 B-B' 평면을 따른 예시적인 구조체의 수직 단면도이다.
도 11c는 도 11a의 C-C' 평면을 따른 예시적인 구조체의 수직 단면도이다.
도 11d는 도 11a-11c의 처리 단계에서의 예시적인 구조체의 논리 영역의 평면도이다.
도 11e는 도 11d의 E-E' 평면을 따른 예시적인 구조체의 수직 단면도이다.
도 12a는 본 개시 내용의 실시예에 따라 평탄화 유전체 층 및 다양한 접촉 비아 구조체의 형성 후의 예시적인 구조체의 평면도이다.
도 12b는 도 12a의 B-B' 평면을 따른 예시적인 구조체의 수직 단면도이다.
도 12c는 도 12a의 C-C' 평면을 따른 예시적인 구조체의 수직 단면도이다.
도 13은 본 개시 내용의 일 실시예에 따른 예시적인 구조체를 형성하는 단계들을 예시한 흐름도이다.
다음의 설명은 제공된 주제의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 디바이스의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다. 명시적으로 달리 언급되지 않는 한, 동일한 참조 번호를 갖는 각각의 요소는 동일한 재료 조성을 가지며 동일한 두께 범위 내의 두께를 가지는 것으로 간주한다.
본 개시 내용은 반도체 디바이스, 특히 매립형 플로팅 게이트 및 매립형 소거 게이트를 포함하는 플래시 메모리 디바이스 및 그 형성 방법에 관한 것이다.
일반적으로, 본 개시 내용의 방법 및 구조체는 매립형 플로팅 게이트 전극 및 매립형 소거 게이트 전극을 포함하는 플래시 메모리 디바이스를 제공하는 데 사용될 수 있다. 매립형 소거 게이트 전극의 사용에 의해 터널링 유전체의 수명이 향상된다. 또한, 플로팅 게이트 전극 및 소거 게이트 전극에 대한 매립된 구성은 플래시 메모리 소지의 토포그래피를 감소시킬 수 있다. 따라서, 디바이스의 형성에 적용되는 리소그래피 이미지는 제어 게이트 전극의 형성 중에 더 양호한 포커싱이 제공될 수 있다. 플래시 메모리 디바이스는 2차원 어레이 구성으로 형성될 수 있다. 본 개시 내용의 실시예의 다양한 특징 및 양태를 도면을 참조로 설명한다.
도 1a 및 도 1b를 참조하면, 기판 반도체 층(10)을 포함할 수 있는 반도체 기판(8)을 포함하는 본 개시 내용의 실시예에 따른 예시적인 구조체가 예시되어 있다. 반도체 기판(8)은 기판 반도체 층(10)이 전방 표면에서 후방 표면으로 연장될 수 있는 벌크 반도체 기판이거나, 기판 반도체 층(10) 아래에 매립된 절연체 층(미도시) 및 해당 매립된 절연체 층 아래에 배치된 핸들 기판(미도시)을 포함하는 반도체-온-절연체(SOI) 기판일 수 있다. 예를 들어, 반도체 기판(8)은 상업적으로 구매 가능한 단결정 벌크 반도체 기판 또는 상업적으로 구매 가능한 반도체-온-절연체 기판일 수 있다.
기판 반도체 층(10)은 단결정 반도체 재료 또는 다결정 반도체 재료를 포함할 수 있다. 일 실시예에서, 기판 반도체 층(10) 전체는 단결정 실리콘과 같은 단결정 반도체 재료를 포함할 수 있다. 기판 반도체 층(10)의 반도체 재료는 p-형 또는 n-형일 수 있는 제1 도전형의 도핑을 가질 수 있다. 기판 반도체 층(10) 내의 제1 도전형의 도펀트의 원자 농도는 1.0×1014/cm3 내지 3.0×1017/cm3의 범위일 수 있지만, 이보다 더 작거나 높은 원자 농도도 사용될 수 있다. 일 실시예에서, 기판 반도체 층(10)은 본질적으로 실리콘 및 제1 도전형의 도펀트로 이루어질 수 있다.
얕은 트렌치 격리 구조체(12)가 기판 반도체 층(10)의 상부에 형성될 수 있다. 예를 들어, 50 nm 내지 500 nm 범위의 깊이를 갖는 얕은 트렌치가 기판 반도체 층(10)의 상부 표면을 통해 형성될 수 있지만, 더 크거나 작은 깊이가 사용될 수 있다. 얕은 트렌치는 기판 반도체 층(10)의 상부 표면 위에 포토레지스트 층을 도포 및 패턴화하고, 이방성 에칭 프로세스를 이용하여 포토레지스트 층의 패턴을 기판 반도체 층(10)의 상부에 전사하는 것에 의해 형성될 수 있다. 포토레지스트 층은 예를 들어 애싱(ashing)에 의해 후속으로 제거될 수 있다. 얕은 트렌치 내에 유전체 재료가 퇴적(deposit)될 수 있고, 해당 유전체의 과잉 부분이 화학적 기계적 연마(CMP) 프로세스와 같은 평탄화 프로세스를 이용하여 기판 반도체 층(10)의 상부 표면을 포함하는 수평 평면 위에서 제거될 수 있다. 얕은 트렌치를 채우는 유전체 재료의 나머지 부분은 얕은 트렌치 격리 구조체(12)를 포함한다. 일 실시예에서, 얕은 트렌치 격리 영역들은 제1 수평 방향(hd1)을 따라 측방향으로 이격된 디바이스 영역들을 형성할 수 있다. 각각의 디바이스 영역은 인접한 쌍의 얕은 트렌치 격리 구조체(12) 사이에서 제1 수평 방향(hd1)을 따라 측방향으로 연장된다. 각각의 디바이스 영역은 제1 수평 방향(hd1)을 따라 일정한 폭을 가질 수 있고, 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 측방향으로 연장될 수 있다. 각각의 얕은 트렌치 격리 구조체(12)는 제1 수평 방향(hd1)을 따라 30 nm 내지 300 nm 범위의 폭을 가질 수 있지만, 더 크거나 작은 폭이 사용될 수 있다. 얕은 트렌치 격리 구조체(12)는 제1 수평 방향(hd1)을 따라 제1 피치(P1), 즉 패턴이 반복되는 측방 거리를 갖는 주기적인 1차원 어레이로서 배열될 수 있다. 본 개시 내용은 2개의 디바이스 영역의 부분을 사용하여 설명되고 있지만, 예시적인 구조체는 다수의 디바이스 영역을 포함할 수 있고, 제시된 구조체는 제1 수평 방향(hd1) 및 제2 수평 방향(hd2)을 따라 반복될 수 있는 것으로 이해된다.
도 2a 및 도 2b를 참조하면, 제1 포토레지스트 층(17)이 반도체 기판(8)의 상부 표면 위에 도포될 수 있다. 제1 포토레지스트 층(17)은 리소그래피에 의해 패턴화되어 관통 개구들의 어레이를 형성할 수 있다. 제1 포토레지스트 층(17)의 개구들은 인접 쌍의 얕은 트렌치 격리 구조체(12) 사이에 위치된 디바이스 영역의 영역 내에 위치될 수 있다. 제1 포토레지스트 층(17)의 개구들의 패턴은 제1 수평 방향(hd1)을 따른 제1 피치(P1)와 제1 수평 방향에 수직한 제2 수평 방향(hd2)을 따른 제2 피치(P2)를 가지는 2차원의 주기 패턴일 수 있다. 이러한 실시예에서, 제1 포토레지스트 층(17)의 개구들의 패턴은 직사각형의 2차원 주기적 어레이일 수 있다.
제1 포토레지스트 층(17)의 개구의 패턴을 기판 반도체 층(10)으로 전사하기 위해 이방성 에칭 프로세스가 수행될 수 있다. 제1 개구(19)가 기판 반도체 층(10)의 개구의 하부에 있는 기판 반도체 층(10)의 영역에 형성될 수 있다. 기판 반도체 층(10)에 형성된 제1 개구(19)는 플로팅 게이트 개구로도 지칭된다. 각각의 제1 개구(19)의 수평 단면 형상은 직사각형, 라운딩 직사각형(4개의 모서리를 라운딩 처리하는 것에 의해 직사각형으로부터 유도된 형상), 원형, 타원형 또는 직선 엣지를 갖거나 갖지 않는 임의의 다른 곡선형 2차원 형상일 수 있다. 일 실시예에서, 각각의 제1 개구(19)의 수평 단면 형상은 실질적으로 직사각형일 수 있다(도 2a 및 도 2b에 예시됨). 제1 수평 방향(hd1)을 따른 각각의 제1 개구(19)의 측방 치수는 20 nm 내지 200 nm, 예컨대 40 nm 내지 100 nm의 범위일 수 있지만, 더 작거나 큰 측방 치수가 사용될 수도 있다. 제2 수평 방향(hd2)을 따른 각각의 제1 개구(19)의 측방 치수는 20 nm 내지 200 nm, 예컨대 40 nm 내지 100 nm의 범위일 수 있지만, 더 작거나 큰 측방 치수가 사용될 수도 있다. 각각의 제1 개구(19)의 하부 표면은 기판 반도체 층(10)의 상부 표면을 포함하는 수평면으로부터 제1 깊이(d1)에 위치될 수 있다. 제1 깊이(d1)는 20 nm 내지 200 nm, 예컨대, 40 nm 내지 100 nm의 범위이지만, 더 작거나 큰 제1 깊이가 사용될 수도 있다. 제1 포토레지스트 층(17)은 예를 들어 애싱에 의해 후속으로 제거될 수 있다.
도 3a 및 도 3b를 참조하면, 터널링 유전체 층(20L)이 제1 개구(19)의 하부 표면 및 측벽에 그리고 기판 반도체 층(10)의 상부 표면 위에 형성될 수 있다. 터널링 유전체 층(20L)은 터널링 유전체 재료, 즉, 전하 캐리어(예, 전자 또는 정공)가 터널링할 수 있는 유전체 재료를 포함한다. 예를 들어, 터널링 유전체 층(20L)은 제1 개구(19)에 물리적으로 노출되거나 기판 반도체 층(10)의 상부 표면에 위치될 수 있는 기판 반도체 층(10)의 표면 부분의 열 산화에 의해 형성된 열 산화물을 포함할 수 있다. 터널링 유전체 층(20L)의 두께는 2 nm 내지 6 nm의 범위일 수 있지만, 더 작거나 큰 두께가 사용될 수도 있다. 일 실시예에서, 터널링 유전체 층(20L)의 수평 부분 및 수직 부분은 전체적으로 동일한 두께를 가질 수 있다.
이후에 플로팅 게이트 전극층(22L)이 터널링 유전체 층(20L) 위에 형성될 수 있다. 플로팅 게이트 전극층(22L)은 플로팅 게이트 재료, 즉 플로팅 게이트 전극을 형성하는 데 사용될 수 있는 재료를 포함한다. 예를 들어, 플로팅 게이트 전극층(22L)은 도핑된 반도체 재료(예, p-도핑된 폴리실리콘 또는 n-도핑된 폴리실리콘), 금속 질화물 재료(예, 티타늄 질화물 또는 탄탈 질화물) 및/또는 원소 금속 또는 금속간 합금을 포함할 수 있다. 다른 적절한 재료도 본 개시 내용의 고려되는 범위 내에 있다. 예시적인 예에서, 플로팅 게이트 전극층(22L)은 도핑된 폴리실리콘을 포함한다. 플로팅 게이트 전극층(22L)의 두께는 제1 개구(19)의 나머지 공간이 플로팅 게이트 전극층(22L)으로 채워지도록 선택될 수 있다. 플로팅 게이트 전극층(22L)은 화학적 기상 증착(CVD) 프로세스와 같은 컨포멀 증착 프로세스에 의해 퇴적될 수 있다.
도 4a 및 도 4b를 참조하면, 기판 반도체 층(10)의 상부 표면을 포함하는 수평면 위에 위치된 플로팅 게이트 전극층(22L) 및 터널링 유전체 층(20L)의 일부를 제거하기 위해 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스는 화학적 기계적 평탄화(CMP) 프로세스 및/또는 리세스 에칭 프로세스를 적용할 수 있다. 일 실시예에서, 플로팅 게이트 전극층(22L) 및 터널링 유전체 층(20L)을 평탄화하기 위해 화학적 기계적 평탄화 프로세스가 수행될 수 있다. 각각의 제1 개구(19)에 위치된 터널링 유전체 층(20L)의 각각의 나머지 부분은 터널링 유전체(20)를 포함한다. 각각의 제1 개구(19)에 위치된 플로팅 게이트 전극층(22L)의 각각의 나머지 부분은 플로팅 게이트 전극(22)을 포함한다. 터널링 유전체(20) 및 플로팅 게이트 전극(22)은 각각의 제1 개구(19)에 형성될 수 있다. 터널링 유전체(20) 및 플로팅 게이트 전극(22)은 기판 반도체 층(10)의 상부 표면을 포함하는 수평면 내에 위치된 상부 표면을 가질 수 있다. 각각의 플로팅 게이트 전극(22)은 각각의 터널링 유전체(20) 내에 형성되고 해당 터널링 유전체에 의해 측방향으로 둘러싸일 수 있다.
각 플로팅 게이트 전극(22)은 기판 반도체 층(10)의 상부 표면으로부터 기판 반도체 층(10)의 후방 표면 쪽으로 수직으로 연장되는 각각의 제1 개구(19) 내에 형성될 수 있다. 각각의 터널링 유전체(20)는 각각의 제1 개구(19)의 측벽 및 하부 표면 상에 형성될 수 있다. 플로팅 게이트 전극(22)들의 2차원 어레이가 제1 도전형의 도핑을 가지는 기판 반도체 층(10) 내에 형성될 수 있다. 플로팅 게이트 전극(22)들의 2차원 어레이는 제1 수평 방향(hd1)을 따른 제1 피치(P1)와 제2 수평 방향(hd2)을 따른 제2 피치(P2)를 가지는 주기적 어레이일 수 있다. 터널링 유전체(20)들의 2차원 어레이가 기판 반도체 층(10) 내에 형성될 수 있다. 터널링 유전체(20)들의 2차원 어레이는 제1 수평 방향(hd1)을 따른 제1 피치(P1)와 제2 수평 방향(hd2)을 따른 제2 피치(P2)를 가지는 주기적 어레이일 수 있다.
도 5a 및 도 5b를 참조하면, 제2 포토레지스트 층(27)이 반도체 기판(8)의 상부 표면 위에 도포될 수 있다. 제2 포토레지스트 층(27)은 리소그래피에 의해 패턴화되어 관통 개구들의 어레이를 형성할 수 있다. 제2 포토레지스트 층(27)의 개구는 터널링 유전체(20) 및 플로팅 게이트 전극(22)을 포함하는 제1 개구(19)의 영역에 인접하게 위치될 수 있다. 일 실시예에서, 제2 포토레지스트 층(27)의 개구는 제2 포토레지스트 층(27)의 각각의 개구가 각각의 제1 개구(19)로부터 제1 수평 방향(hd1)을 따라 측방향으로 오프셋되도록 위치될 수 있다. 일 실시예에서, 제2 포토레지스트 층(27)의 각각의 개구의 주변부는 평면도에서, 즉 반도체 기판(8)의 상부 표면에 수직한 수직 방향을 따른 평면도에서 각각의 제1 개구(19)의 주변부와 중첩될 수 있다. 제2 포토레지스트 층(27)의 개구들의 패턴은 제1 수평 방향(hd1)을 따른 제1 피치(P1)와 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따른 제2 피치(P2)를 가지는 2차원의 주기적 패턴일 수 있다. 이러한 실시예에서, 제2 포토레지스트 층(27)의 개구들의 패턴은 직사각형의 2차원 주기적 어레이일 수 있다. 일 실시예에서, 제2 포토레지스트 층(27)의 각각의 개구는 터널링 유전체(20) 중 각각의 하나의 상부 표면과 접하여 그 위에 있는 측벽을 가질 수 있다.
제2 포토레지스트 층(27)의 개구들의 패턴을 기판 반도체 층(10)으로 전사하기 위해 이방성 에칭 프로세스가 수행될 수 있다. 제2 개구(29)는 제2 포토레지스트 층(27)의 개구의 하부에 있는 기판 반도체 층(10)의 영역에 형성될 수 있다. 기판 반도체 층(10)에 형성된 제2 개구(29)는 소거 게이트 개구로도 지칭된다. 각각의 제2 개구(29)는 각각의 제1 개구(19)에 인접하게 형성될 수 있다. 일 실시예에서, 이방성 에칭 프로세스의 화학적 특성은 이방성 에칭 프로세스가 터널링 유전체(20)의 유전체 재료에 선택적으로 기판 반도체 층(10)의 반도체 재료를 에칭하도록 선택될 수 있다. 따라서, 각각의 제2 개구(29)의 외부 측벽은 터널링 유전체(20) 중 각각의 하나의 외부 측벽과 일치할 수 있다.
각각의 제2 개구(29)의 수평 단면 형상은 직사각형, 라운딩 직사각형(4개의 모서리를 라운딩 처리하는 것에 의해 직사각형으로부터 유도된 형상), 원형, 타원형 또는 직선 엣지를 갖거나 갖지 않는 임의의 다른 곡선형 2차원 형상일 수 있다. 일 실시예에서, 각각의 제2 개구(29)의 수평 단면 형상은 실질적으로 직사각형일 수 있다. 제1 수평 방향(hd1)을 따른 각각의 제2 개구(29)의 측방 치수는 20 nm 내지 200 nm, 예컨대 40 nm 내지 100 nm의 범위일 수 있지만, 더 작거나 큰 측방 치수가 사용될 수도 있다. 제2 수평 방향(hd2)을 따른 각각의 제2 개구(29)의 측방 치수는 20 nm 내지 200 nm, 예컨대 40 nm 내지 100 nm의 범위일 수 있지만, 더 작거나 큰 측방 치수가 사용될 수도 있다. 각각의 제2 개구(29)의 하부 표면은 기판 반도체 층(10)의 상부 표면을 포함하는 수평면으로부터 제2 깊이(d2)에 위치될 수 있다. 제2 깊이(d2)는 제1 깊이(d1)와 같거나 이보다 작거나 클 수 있다. 제2 깊이(d2)는 20 nm 내지 200 nm, 예컨대, 40 nm 내지 100 nm의 범위이지만, 더 작거나 큰 제2 깊이가 사용될 수도 있다. 일 실시예에서, 제2 깊이(d2)는 제1 깊이(d1)보다 작을 수 있다. 제2 포토레지스트 층(27)은 예를 들어 애싱에 의해 후속으로 제거될 수 있다.
도 6a 및 도 6b를 참조하면, 소거 게이트 유전체 층(30L)이 제2 개구(29)의 하부 표면 및 측벽에 그리고 기판 반도체 층(10)의 상부 표면 위에 형성될 수 있다. 소거 게이트 유전체 층(30L)은 전하 캐리어(예, 전자 또는 정공)가 터널링할 수 있는 소거 게이트 유전체 재료를 포함할 수 있다. 예를 들어, 소거 게이트 유전체 층(30L)은 ONO 스택, 즉 제1 실리콘 산화물 층(301), 실리콘 질화물 층(302) 및 제2 실리콘 산화물 층(303)의 스택을 포함할 수 있다. ONO 스택은 예를 들어, 실리콘 산화물 재료의 퇴적(예, 테트라에틸오르소실리케이트 유리의 열분해에 의한 퇴적)에 의해 또는 기판 반도체 층(10)의 물리적으로 노출된 표면 부분의 열변환에 의해 제1 실리콘 산화물 층(301)을 형성하고, 실리콘 질화물 층(302)을 퇴적하고, 열 산화 프로세스에 의해 실리콘 질화물 층의 표면 부분을 제2 실리콘 산화물 층(303)으로 변환하는 것에 의해 형성될 수 있다. 소거 게이트 유전체 층(30L)의 두께는 2 nm 내지 6 nm의 범위일 수 있지만, 더 작거나 큰 두께가 사용될 수도 있다. 일 실시예에서, 소거 게이트 유전체 층(30L)의 수평 부분 및 수직 부분은 전체적으로 동일한 두께를 가질 수 있다.
이후에 소거 게이트 전극층(32L)이 소거 게이트 유전체 층(30L) 위에 형성될 수 있다. 소거 게이트 전극층(32L)은 게이트 전극 재료를 포함한다. 예를 들어, 소거 게이트 전극층(32L)은 도핑된 반도체 재료(예, p-도핑된 폴리실리콘 또는 n-도핑된 폴리실리콘), 금속 질화물 재료(예, 티타늄 질화물 또는 탄탈 질화물) 및/또는 원소 금속 또는 금속간 합금을 포함할 수 있다. 다른 적절한 재료도 본 개시 내용의 고려되는 범위 내에 있다. 예시적인 예에서, 소거 게이트 전극층(32L)은 도핑된 폴리실리콘을 포함한다. 소거 게이트 전극층(32L)의 두께는 제2 개구(29)의 나머지 공간이 소거 게이트 전극층(32L)으로 채워지도록 선택될 수 있다. 소거 게이트 전극층(32L)은 화학적 기상 증착(CVD) 프로세스와 같은 컨포멀 증착 프로세스에 의해 증착될 수 있다.
도 7a 및 도 7b를 참조하면, 기판 반도체 층(10)의 상부 표면을 포함하는 수평면 위에 위치된 소거 게이트 전극층(32L) 및 소거 게이트 유전체 층(30L)의 일부를 제거하기 위해 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스는 화학적 기계적 평탄화(CMP) 프로세스 및/또는 리세스 에칭 프로세스를 적용할 수 있다. 일 실시예에서, 소거 게이트 전극층(32L) 및 소거 게이트 유전체 층(30L)을 평탄화하기 위해 화학적 기계적 평탄화 프로세스가 수행될 수 있다. 각각의 제2 개구(29)에 위치된 소거 게이트 유전체 층(30L)의 각각의 나머지 부분은 소거 게이트 유전체(30)를 포함한다. 각각의 제2 개구(29)에 위치된 소거 게이트 전극층(32L)의 각각의 나머지 부분은 소거 게이트 전극(32)을 포함한다. 소거 게이트 유전체(30) 및 소거 게이트 전극(32)은 각각의 제2 개구(29)에 형성될 수 있다. 소거 게이트 유전체(30) 및 소거 게이트 전극(32)은 기판 반도체 층(10)의 상부 표면을 포함하는 수평면 내에 위치된 상부 표면을 가질 수 있다. 각각의 소거 게이트 전극(32)은 각각의 소거 게이트 유전체(30) 내에 형성되고 해당 소거 게이트 유전체에 의해 측방향으로 둘러싸일 수 있다.
각 소거 게이트 전극(32)은 기판 반도체 층(10)의 상부 표면으로부터 기판 반도체 층(10)의 후방 표면 쪽으로 수직으로 연장되는 각각의 제2 개구(29) 내에 형성될 수 있다. 각각의 소거 게이트 유전체(30)는 각각의 제2 개구(19)의 측벽 및 하부 표면 상에 형성될 수 있다. 소거 게이트 전극(32)들의 2차원 어레이가 제1 도전형의 도핑을 가지는 기판 반도체 층(10) 내에 형성될 수 있다. 소거 게이트 전극(32)들의 2차원 어레이는 제1 수평 방향(hd1)을 따른 제1 피치(P1)와 제2 수평 방향(hd2)을 따른 제2 피치(P2)를 가지는 주기적 어레이일 수 있다. 소거 게이트 유전체(30)들의 2차원 어레이가 기판 반도체 층(10) 내에 형성될 수 있다. 소거 게이트 유전체(30)들의 2차원 어레이는 제1 수평 방향(hd1)을 따른 제1 피치(P1)와 제2 수평 방향(hd2)을 따른 제2 피치(P2)를 가지는 주기적 어레이일 수 있다.
플로팅 게이트 전극(22) 및 소거 게이트 전극(32)은 기판 반도체 층(10) 내에 형성될 수 있다. 일 실시예에서, 각각의 소거 게이트 전극(32)은 제1 수평 방향(hd1)을 따라 가장 근접한 플로팅 게이트 전극(22)으로부터 측방향으로 이격될 수 있다. 일 실시예에서, 각각의 소거 게이트 전극(32)은 제1 수평 방향(hd1)을 따라 가장 근접한 플로팅 게이트 전극(22)으로부터 측방향으로 이격된 위치, 즉 측방향으로 오프셋된 위치에 형성될 수 있다. 일 실시예에서, 각각의 소거 게이트 전극(32)은 터널링 유전체(20)의 수직 부분과 소거 게이트 유전체(30)의 수직 부분에 의해 가장 근접한 플로팅 게이트 전극(22)으로부터 측방향으로 이격될 수 있다. 이러한 실시예에서, 각각의 소거 게이트 전극(32)과 가장 근접한 플로팅 게이트 전극(22) 사이의 측방향 간격은 터널링 유전체(20)의 두께와 소거 게이트 유전체(30)의 두께의 합일 수 있다. 소거 게이트 전극(32)들의 2차원 어레이는 기판 반도체 층(10) 내에 형성될 수 있고 제1 수평 방향(hd1)을 따라 플로팅 게이트 전극(22)들의 2차원 어레이로부터 측방향으로 오프셋될 수 있다. 각각의 인접한 쌍의 소거 게이트 전극(32)과 플로팅 게이트 전극(22) 사이의 오프셋 방향은 본 명세서에서 축방향으로 지칭된다. 각각의 인접한 세트의 터널링 유전체(20), 플로팅 게이트 전극(22), 소거 게이트 유전체(30) 및 소거 게이트 전극(32)은 축방향을 따라 수평으로 연장되는 수직 평면에 대해 거울 대칭을 가질 수 있다. 제시된 예에서, 축방향은 제1 수평 방향(hd1)일 수 있다.
도 8a 및 도 8b를 참조하면, 제어 게이트 유전체 층(40L)이 기판 반도체 층(10)의 상부 표면 위에 퇴적될 수 있다. 제어 게이트 유전체 층(40L)은 터널링 유전체(20), 플로팅 게이트 전극(22), 소거 게이트 유전체(30) 및 소거 게이트 전극(32)의 상부 표면 상에 직접 퇴적될 수 있다. 일 실시예에서, 터널링 유전체(20), 플로팅 게이트 전극(22), 소거 게이트 유전체(30) 및 소거 게이트 전극(32)의 상부 표면은 기판 반도체 층(10)의 상부 표면과 동일 평면에 있을 수 있다. 제어 게이트 유전체 층(40L)은 동작 중에 전하 캐리어의 터널링을 방지할 정도로 두꺼운 제어 게이트 유전체 재료를 포함한다. 예를 들어, 제어 게이트 유전체 층(40L)은 ONO 스택, 즉 제1 실리콘 산화물 층(401), 실리콘 질화물 층(402) 및 제2 실리콘 산화물 층(403)의 스택을 포함할 수 있다. ONO 스택은 예를 들어, 실리콘 산화물 재료의 퇴적(예, 테트라에틸오르소실리케이트 유리의 열분해에 의한 퇴적)에 의해 또는 기판 반도체 층(10), 플로팅 게이트 전극(22) 및 소거 게이트 전극(32)의 물리적으로 노출된 표면 부분의 열변환에 의해 제1 실리콘 산화물 층(401)을 형성하고, 실리콘 질화물 층(402)을 퇴적하고, 열 산화 프로세스에 의해 실리콘 질화물 층의 표면 부분을 제2 실리콘 산화물 층(403)으로 변환하는 것에 의해 형성될 수 있다. 제어 게이트 유전체 층(40L)의 두께는 3 nm 내지 12 nm의 범위일 수 있지만, 더 작거나 큰 두께가 사용될 수도 있다. 제어 게이트 유전체 층(40L)은 전체적으로 일정한 두께의 평면 재료층으로 형성될 수 있다.
제어 게이트 유전체 층(40L) 상에 제어 게이트 전극층(42L)이 후속으로 형성될 수 있다. 제어 게이트 전극층(42L)은 게이트 전극 재료를 포함한다. 예를 들어, 제어 게이트 전극층(42L)은 도핑된 반도체 재료(예, p-도핑된 폴리실리콘 또는 n-도핑된 폴리실리콘), 금속 질화물 재료(예, 티타늄 질화물 또는 탄탈 질화물) 및/또는 원소 금속 또는 금속 합금을 포함할 수 있다. 다른 적절한 재료도 본 개시 내용의 고려되는 범위 내에 있다. 예시적인 예에서, 제어 게이트 전극층(42L)은 도핑된 폴리실리콘을 포함한다. 제어 게이트 전극층(42L)의 두께는 50 nm 내지 300 nm, 예컨대 100 nm 내지 200 nm의 범위일 수 있지만, 더 작거나 큰 두께가 사용될 수도 있다. 제어 게이트 전극층(42L)은 화학적 기상 증착(CVD) 프로세스와 같은 컨포멀 증착 프로세스에 의해 퇴적될 수 있거나, 물리적 기상 증착(PVD)과 같은 비컨포멀의 증착 프로세스, 즉 스퍼터링에 의해 퇴적될 수 있다.
도 9a 및 도 9b를 참조하면, 제3 포토레지스트 층(47)이 제어 게이트 전극층(42L) 위에 도포될 수 있고, 리소그래피 패턴화되어 불연속 포토레지스트 재료 부분을 포함하는 패턴화된 포토레지스트 층을 형성할 수 있다. 제3 포토레지스트 층(47)의 포토레지스트 재료 부분의 패턴화된 부분은 플로팅 게이트 전극(22)들의 2차원 어레이의 영역과 겹치는 영역에서와 같이 형성될 수 있다. 일 실시예에서, 각각의 플로팅 게이트 전극(22)은 제3 포토레지스트 층(47)의 리소그패피 패턴화된 부분으로 완전히 피복될 수 있다. 일 실시예에서, 제3 포토레지스트 층(47)의 개별 패턴화된 부분의 측벽은 터널링 유전체(20)의 상부 표면의 영역 내에 형성될 수 있다. 일 실시예에서, 제3 포토레지스트 층(47)의 개별 패턴화된 부분은 제1 수평 방향(hd1)을 따른 제1 피치(P1) 및 제2 수평 방향(hd2)을 따른 제2 피치(P2)를 가지는 포토레지스트 재료 부분들의 주기적 2차원 어레이로서 형성될 수 있다.
제어 게이트 유전층(40L) 및 제어 게이트 전극층(42L)은 형태적 변화가 없거나 최소로 평탄면 상에 형성된다. 제3 포토레지스트 층(47)을 패턴화하는 리소그래피 패턴화 프로세스는 초점면이 제3 포토레지스트 층(47) 내에 위치된 리소그래피 이미지를 형성할 수 있다. 제3 포토레지스트 층(47)은 이미지 형성시 어떠한 형상 변화도 갖지 않기 때문에, 제3 포토레지스트 층(47)은 높은 패턴 충실도로 패턴화될 수 있다.
반응성 이온 에칭 프로세스와 같은 이방성 에칭 프로세스가 제어 게이트 전극층(42L) 및 제어 게이트 유전체 층(40L)을 통해 제3 포토레지스트 층(47)의 패턴을 전사하기 위해 수행될 수 있다. 제어 게이트 전극층(42L) 및 제어 게이트 유전체 층(40L)은 에칭 마스크로서 패턴화된 제3 포토레지스트 층(47)을 사용하여 이방성 에칭될 수 있다. 제어 게이트 전극층(42L)의 패턴화된 부분은 제어 게이트 전극(42)을 포함하고, 제어 게이트 유전체 층(40L)의 패턴화된 부분은 제어 게이트 유전체(40)를 포함한다. 제어 게이트 유전체(40) 및 제어 게이트 전극(42)의 수직 스택이 각각의 플로팅 게이트 전극(22) 위에 형성될 수 있다. 각각의 제어 게이트 유전체(40)는 하부의 플로팅 게이트 전극(22)의 상부 표면 상에 직접 위치될 수 있다. 따라서, 제어 게이트 유전체(40)는 하부의 플로팅 게이트 전극(22)의 상부 표면의 전체와 접촉할 수 있으며, 하부의 터널링 유전체(20)의 상부 표면의 내주부와 접촉할 수 있다. 각각의 제어 게이트 전극(42)은 각각의 하부의 플로팅 게이트 전극(22) 위에 배치되고, 제어 게이트 유전체(40)에 의해 각각의 하부의 플로팅 게이트 전극(22)으로부터 수직으로 이격된다. 각각의 터널링 유전체(20)는 각각의 플로팅 게이트 전극(22)을 측방향으로 둘러싸고, 각각의 제어 게이트 유전체(40)의 하부 표면과 접촉한다. 제어 게이트 전극(42)들의 2차원 어레이가 형성될 수 있는데, 이는 제1 수평 방향(hd1)을 따른 제1 피치(P1)와 제2 수평 방향(hd2)을 따른 제2 피치(P2)를 가지는 주기적 2차원 어레이일 수 있다. 제3 포토레지스트 층(47)은 예를 들어 애싱에 의해 후속으로 제거될 수 있다.
도 10a 및 도 10b를 참조하면, 유전체 스페이서 재료층이 제어 게이트 전극(42), 제어 게이트 유전체(40) 및 반도체 기판(8)에 형성된 다양한 구조체의 물리적으로 노출된 표면 상에 컨포멀하게 퇴적될 수 있다. 유전체 스페이서 재료층은 실리콘 산화물 또는 실리콘 질화물과 같은 유전체 재료를 포함한다. 다른 적절한 재료도 본 개시 내용의 고려되는 범위 내에 있다. 유전체 스페이서 재료층의 컨포멀 증착은 예를 들어, 저압 화학적 기상 증착(LPCVD) 프로세스와 같은 화학적 기상 증착 프로세스에 의해 수행될 수 있다. 유전체 스페이서 재료층의 두께는 5 nm 내지 80 nm, 예컨대 10 nm 내지 40 nm의 범위일 수 있지만, 더 작거나 큰 두께가 사용될 수도 있다. 유전체 스페이서 재료층의 두께는 제1 수평 방향(hd1)을 따라 각 소거 게이트 유전체(30)의 측방 치수보다 작으므로, 각각의 소거 게이트 전극(32)의 상부 표면은 유전체 게이트 스페이서의 형성 후에 물리적으로 노출될 수 있다.
유전체 스페이서 재료층의 수평 연장부를 제거하기 위해 이방성 에칭 프로세스가 수행될 수 있다. 유전체 스페이서 재료층의 수평 연장부는 제어 게이트 전극(42)의 상부 표면 위로부터, 및 제어 게이트 전극(42)으로부터 유전체 스페이서 재료층의 두께보다 큰 간격만큼 측방향으로 이격된 반도체 기판(8)의 상부 표면의 일부의 위로부터 제거된다. 각각의 제어 게이트 전극(42)을 측방향으로 둘러싸는 유전체 스페이서 재료층의 수직 연장부는 유전체 게이트 스페이서(46)를 구성한다. 각각의 유전체 게이트 스페이서(46)는 전체적으로 관형인 구성을 가질 수 있고, 따라서 형상적으로 원환체(torus)에 동형 구조(homeomorphic)일 수 있다. 각각의 유전체 게이트 스페이서(46)의 측방 두께는 유전체 스페이서 재료층의 두께와 동일할 수 있고, 따라서 5 nm 내지 80 nm, 예컨대 10 nm 내지 40 nm의 범위일 수 있지만, 더 작거나 큰 두께가 사용될 수도 있다. 소거 게이트 전극(32) 및 소거 게이트 유전체(30)의 상부 표면은 유전체 게이트 스페이서(46)의 형성 후에 물리적으로 노출될 수 있다. 각각의 유전체 게이트 스페이서(46)는 소거 게이트 유전체(30)의 수직 세그먼트의 상부 표면과 접촉한다. 일 실시예에서, 각각의 유전체 게이트 스페이서(46)는 하부의 터널링 유전체(20)의 상부 표면의 외주의 적어도 일부 및/또는 전부와 접촉할 수 있다. 일 실시예에서, 각각의 유전체 게이트 스페이서(46)는 각각의 제어 게이트 전극(42)의 모든 측벽과, 기판 반도체 층(10)에 형성될 수 있고 플로팅 게이트 전극(22)을 측방향으로 둘러싸는 각각의 하부 터널링 유전체(20)의 상부 표면과 접촉할 수 있다.
도 11a-11e를 참조하면, 다양한 활성 영역(62, 66, 132, 138)이 적어도 하나의 마스킹된 이온 주입 프로세스를 수행함으로써 예시적인 구조체의 다양한 영역에 형성될 수 있다. 도 11a-11c는 플래시 메모리 셀들의 2차원 어레이가 형성된 메모리 영역을 예시한다. 도 11d 및 도 11e는 플래시 메모리 셀의 동작을 제어하는 제어 회로의 전계 효과 트랜지스터와 같은 논리 디바이스가 형성되는 논리 영역을 예시한다. 예를 들어, 제2 실리콘 산화물 층(403)을 형성하기 전에 논리 영역으로부터 실리콘 질화물 층(402) 및 제1 실리콘 산화물 층(401)을 제거하는 것에 의해 논리 게이트 유전체 층이 도 8a 및 도 8b의 처리 단계에서 제어 게이트 유전체 층(40L) 대신에 논리 영역에 형성될 수 있다. 실리콘 반도체 층이 제2 실리콘 산화물 층(403)의 형성과 동시에 기판 반도체 층(10)의 상부 표면 상의 논리 영역에 형성될 수 있다. 제어 게이트 전극층(42L)은 메모리 어레이 영역에서 제어 게이트 전극층(42L)의 형성과 동시에 논리 영역에 형성될 수 있다. 논리 영역의 실리콘 산화물 층과 제어 게이트 전극층(42L)은 게이트 스택을 형성하도록 패턴화될 수 있으며, 각각의 스택은 게이트 유전체(140) 및 게이트 전극(142)을 포함할 수 있다. 게이트 스페이서(146)는 유전체 게이트 스페이서(46)의 형성과 동시에 각각의 게이트 스택(140, 142) 주위에 형성될 수 있다.
전기적 도펀트(예컨대, p-형 도펀트 또는 n-형 도펀트)기 게이트 스페이서(146)의 형성 이전 및/또는 이후에 논리 영역의 기판 반도체 층(10)의 마스킹되지 않은 부분에 주입되어 소스 영역(132) 및 드레인 영역(138)을 형성할 수 있다. 각각의 소스 영역(132)은 소스 확장 영역(132E) 및 깊은 소스 영역(132D)을 포함할 수 있고, 각각의 드레인 영역(138)은 드레인 확장 영역(138E) 및 깊은 드레인 영역(138D)을 포함할 수 있다. 게이트 스택(140, 142) 아래에 있고 한 쌍의 소스 영역(132)과 드레인 영역(138) 사이에 위치된 기판 반도체 층(10)의 각각의 표면 부분은 반도체 채널(135)을 구성한다. 논리 영역은 p-형 전계 효과 트랜지스터(즉, p-도핑된 소스 영역, p-도핑된 드레인 영역 및 n-도핑된 채널 영역을 포함하는 전계 효과 트랜지스터) 및 n-형 전계 효과 트랜지스터(즉, n-도핑된 소스 영역, n-도핑된 드레인 영역 및 p-도핑된 채널 영역을 포함하는 전계 효과 트랜지스터)를 포함할 수 있다.
전계 효과 트랜지스터의 소스 영역 (132) 및 드레인 영역(138)을 형성하기 위해 사용되는 마스킹된 이온 주입 프로세스의 서브 세트는 제2 도전형의 도펀트를 메모리 어레이 영역 내의 기판 반도체 층(10)의 개별 표면 부분에 주입하는 데 사용될 수 있다. 제2 도전형은 제1 도전형과 반대이다. 예를 들어, 제1 도전형이 p-형이면, 제2 도전형은 n-형이고, 그 반대도 마찬가지이다.
메모리 어레이 영역에 주입된 제2 도전형의 도펀트는 활성 영역(62, 66)을 형성할 수 있다. 활성 영역(62, 66)은 플래시 메모리 셀의 동작 중에 소스 영역 또는 드레인 영역으로서 기능할 수 있다. 활성 영역(62, 66)은 제1 수평 방향(hd1)과 같은 축방향을 따라 플로팅 게이트 전극(22) 중 가장 근접한 하나로부터 측방향으로 오프셋된 축방향 활성 영역(62)을 포함할 수 있다. 또한, 활성 영역(62, 66)은 축방향에 수직한 수평 방향인 측면 방향을 따라 플로팅 게이트 전극(22) 중 가장 근접한 하나로부터 측방향으로 오프셋되는 측방 활성 영역(66)을 포함할 수 있다. 예시적인 예에서, 측면 방향은 제2 수평 방향(hd2)일 수 있다.
일 실시예에서, 각각의 측방 활성 영역(66)은 제2 수평 방향(hd2)과 같은 측면 방향을 따라 측방향으로 이격된 한 쌍의 터널링 유전체(20) 사이에 형성될 수 있다. 각각의 축방향 활성 영역(62)은 제1 수평 방향(hd1)과 같은 축방향을 따라 가장 근접한 플로팅 게이트 전극(22)으로부터 이격될 수 있다. 축방향 활성 영역(62)은 가장 근접한 플로팅 게이트 전극(22)에 대해 소거 게이트 전극(32)의 반대측에 위치될 수 있다. 측방 활성 영역(66)은 한 쌍의 터널링 유전체(20)의 측벽과 접촉할 수 있다. 각각의 측방 활성 영역(66)과 접촉하는 터널링 유전체(20)의 측벽은 제1 수평 방향(hd1)에 평행할 수 있다. 축방향 활성 영역(62)은 가장 근접한 터널링 유전체(20)의 측벽과 접촉할 수 있다. 각각의 축방향 활성 영역(62)과 접촉하는 터널링 유전체(20)의 측벽은 제2 수평 방향(hd2)에 평행할 수 있다. 축방향 활성 영역(62)은 얕은 트렌치 격리 구조체(12) 각각과 접촉할 수 있다.
활성 영역(62, 66)과 기판 반도체 층(10) 사이의 각각의 계면에 p-n 접합이 형성될 수 있다. 축방향 활성 영역(62)은 제1 수평 방향(hd1)을 따른 제1 피치(P1)와 제2 수평 방향(hd2)을 따른 제2 피치(P2)를 가지는 축방향 활성 영역(62)들의 2차원 주기적 어레이로서 형성될 수 있다. 측방 활성 영역(66)은 제1 수평 방향(hd1)을 따른 제1 피치(P1)와 제2 수평 방향(hd2)을 따른 제2 피치(P2)를 가지는 축방향 활성 영역(66)들의 2차원 주기적 어레이로서 형성될 수 있다.
한 쌍의 활성 영역(예, 한 쌍의 측방 활성 영역(66))은 각각의 플래시 메모리 셀에 대해 제2 도전형의 도핑을 갖는 도펀트를 주입함으로써 기판 반도체 층(10) 내에 형성될 수 있다. 한 쌍의 활성 영역은 그 사이에 위치된 플로팅 게이트 전극(22)에 의해 측방향으로 이격될 수 있다. 예를 들어, 한 쌍의 활성 영역은 플로팅 게이트 전극(22)의 대향 측면 상에 형성되고, 제1 수평 방향(hd1)에 수직한 제2 수평 방향(hd2)을 따라 측방향으로 이격된다.
복수의 플래시 메모리 셀이 2차원 어레이 구성으로 형성될 수 있는 실시예에서, 측방 활성 영역(66)은 제2 수평 방향(hd2)을 따라 측방향으로 이격된 인접한 쌍의 플래시 메모리 셀에 의해 공유될 수 있다. 이러한 실시예에서, 활성 영역들의 2차원 어레이(예, 측방 활성 영역(66)들의 2차원 어레이)는 기판 반도체 층(10) 내에 형성될 수 있다. 측방 활성 영역(66)의 2차원 어레이는 제2 도전형의 도핑을 포함하고, 제1 수평 방향(hd1)과 상이한 제2 수평 방향(hd2)을 따라 플로팅 게이트 전극(22)들의 2차원 어레이로부터 측방향으로 오프셋될 수 있다. 플로팅 게이트 전극(22)은 각각 측방 활성 영역(66)들의 2차원 어레이 내의 인접한 쌍의 측방 활성 영역(66) 사이에 위치될 수 있다.
일 실시예에서, 각각의 유전체 게이트 스페이서(46)는 각각의 제어 게이트 전극(42)의 모든 측벽, 한 쌍의 활성 영역(예, 한 쌍의 측방 활성 영역(66))의 각각의 상부 표면 및 기판 반도체 층(10) 내에 형성되고 각각의 플로팅 게이트 전극(22)을 측방향으로 둘러싸는 하부 터널링 유전체(20)의 상부 표면과 접촉할 수 있다.
도 12a-12c를 참조하면, 평탄화 유전체 층(70)이 제어 게이트 전극(42) 및 반도체 기판(2)의 2차원 어레이 위에 퇴적될 수 있다. 평탄화 유전체 층(70)은 자체 평탄화 유전체 재료 또는 평탄화 프로세스에 의해 평탄화될 수 있는 유전체 재료를 포함한다. 예를 들어, 평탄화 유전체 층(70)은 유동성 산화물(FOX), 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리를 포함할 수 있다. 평탄화 유전체 층(70)이 평탄화될 수 있는 실시예에서, 제어 게이트 전극(42)의 상부 표면 위에 놓이는 수평 상부 표면을 형성하도록 화학적 기계적 평탄화 프로세스가 수행될 수 있다. 평탄화 유전체 층(70)은 제어 게이트 전극(42)과 유전체 게이트 스페이서(46) 각각을 측방향으로 둘러싸고 그 위에 배치된다. 평탄화 유전체 층(70)은 각각의 소거 게이트 전극(32)의 상부 표면과 접촉할 수 있다.
포토레지스트 층(미도시)이 평탄화 유전체 층(70) 위에 도포될 수 있고, 제어 게이트 전극(42), 소거 게이트 전극(32), 축방향 활성 영역(62) 및 측방 활성 영역(66) 위에 배치된 영역에 개구를 형성하도록 리소그래피 패턴화될 수 있다. 평탄화 유전체 층(70)을 통해 포토레지스트 층의 개구들의 패턴을 전사하기 위해 이방성 에칭 프로세스가 수행될 수 있다. 평탄화 유전체 층(70)을 통해 수직으로 연장되는 비아 공동이 형성될 수 있다. 비아 공동은 각각의 제어 게이트 전극(42)으로 연장되는 제어 게이트 접촉 비아 공동, 각각의 소거 게이트 전극(32)으로 연장되는 소거 게이트 접촉 비아 공동, 각각의 축방향 활성 영역(62)으로 연장되는 축방향 접촉 비아 공동 및 각각의 측방 활성 영역(66)으로 연장되는 측방 접촉 비아 공동을 포함한다.
선택적으로, 금속-반도체 합금 영역(미도시)이 제어 게이트 전극(42), 소거 게이트 전극(32), 축방향 활성 영역(62) 및 측방 활성 영역(66)의 물리적 노출된 표면 상에 형성될 수 있다. 반도체 재료와 함께 금속-반도체 합금을 형성하는 금속성 재료는 제어 게이트 전극(42), 소거 게이트 전극(32), 축방향 활성 영역(62) 및 측방 활성 영역(66)의 물리적으로 노출된 상부 표면 상에 퇴적될 수 있으며, 금속-반도체 합금 재료의 형성을 유도하기 위해 어닐링 프로세스가 수행될 수 있다. 일 실시예에서, 금속-반도체 합금은 금속 실리사이드를 포함할 수 있다. 금속성 재료는 예를 들어, 텅스텐, 티타늄, 코발트, 니켈 또는 이들의 금속 합금을 포함할 수 있다. 다른 적절한 재료도 본 개시 내용의 고려되는 범위 내에 있다. 금속성 재료의 미반응 부분은 선택적 습식 에칭 프로세스를 이용하여 금속-반도체 합금 재료에 대해 선택적으로 제거될 수 있다.
일종 이상의 금속성 재료가 다양한 비아 공동의 나머지 공간에 퇴적될 수 있다. 일종 이상의 금속성 재료는 예를 들어, TiN, TaN 또는 WN과 같은 금속 질화물 라이너 및 W, Cu, Co, Ru 또는 Mo와 같은 금속성 충전 재료를 포함할 수 있다. 다른 적절한 재료도 본 개시 내용의 고려되는 범위 내에 있다. 평탄화 유전체 층(70)의 상부 표면 위에 놓인 적어도 일종의 금속성 재료의 과잉 부분은 화학적 기계적 평탄화 프로세스 및/또는 리세스 에칭 프로세스를 사용할 수 있는 평탄화 프로세스에 의해 제거될 수 있다. 다양한 비아 공동 내의 상기 일종 이상의 금속성 재료의 나머지 부분은 접촉 비아 구조체(84, 88, 82, 86)를 포함한다. 다양한 접촉 비아 구조체(84, 88, 82, 86)는 각각의 제어 게이트 전극(42)의 상부 표면과 접촉하는 제어 게이트 접촉 비아 구조체(84), 각각의 소거 게이트 전극(32)의 상부 표면과 접촉하는 소거 게이트 접촉 비아 구조체(88), 각각의 축방향 활성 영역(62)의 상부 표면과 접촉하는 축방향 활성 영역 접촉 비아 구조체(82) 및 각각의 측방 활성 영역(66)의 상부 표면과 접촉하는 측방 활성 영역 접촉 비아 구조체(86)를 포함한다.
각각의 플래시 메모리 셀은 평탄화 유전체 층(70)에 형성되고 제어 게이트 전극(42)과 접촉하는 제어 게이트 접촉 비아 구조체(84), 평탄화 유전체 층(70)에 형성되고 한 쌍의 활성 영역(예, 한 쌍의 측방 활성 영역(66))의 상부 표면과 접촉하는 한 쌍의 활성 영역 접촉 비아 구조체(예, 한 쌍의 측방 활성 영역 접촉 비아 구조체(86)) 및 평탄화 유전체 층(70)에 형성되고 소거 게이트 전극(32)의 상부 표면과 접촉하는 소거 게이트 접촉 비아 구조체(88)를 포함한다.
플래시 메모리 셀들의 2차원 어레이가 형성될 수 있는 실시예에서, 측방 활성 영역(66)은 인접한 쌍의 플래시 메모리 셀 사이에서 공유될 수 있다. 일 실시예에서, 플래시 메모리 셀들의 어레이는 단위 플래시 메모리 셀(UC)들의 2차원 주기적 어레이를 포함한다. 단위 플래시 메모리 셀(UC)은 제1 수평 방향(hd1)을 따른 제1 피치(P1) 및 제2 수평 방향(hd2)을 따른 제2 피치(P2)를 가지는 2차원 주기적 어레이 내에서 반복될 수 있다. 플로팅 게이트 전극(22)들의 2차원 어레이, 소거 게이트 전극(32)들의 2차원 어레이, 측방 활성 영역(66)들의 2차원 어레이 및 제어 게이트 전극(42)들의 2차원 어레이는 각각 제1 수평 방향(hd1)을 따른 동일한 제1 피치(P1) 및 제2 수평 방향(hd2)을 따른 동일한 제2 피치(P2)를 가질 수 있다.
2차원 주기적 어레이의 각각의 단위 플래시 메모리 셀(UC)은 2차원 플로팅 게이트 전극(22) 어레이의 플로팅 게이트 전극(22), 2차원 소거 게이트 전극(32) 어레이의 소거 게이트 전극(32), 2차원 활성 영역(예, 측방 활성 영역(66)) 어레이의 활성 영역(예, 측면 활성 영역(66)) 및 2차원 제어 게이트 전극(42) 어레이의 제어 게이트 전극(42)을 포함한다. 제2 수평 방향(hd2)을 따라 측방향으로 이격된 한 쌍의 플로팅 게이트 전극(22) 사이에 위치된 각각의 활성 영역(예, 각각의 측방 활성 영역(66))은 한 쌍의 플로팅 게이트 전극(22) 내의 각각의 플로팅 게이트 전극(22)과 접촉하는 한 쌍의 터널링 유전체(20)와 접촉할 수 있다.
플래시 메모리 셀 어레이 내의 각각의 플로팅 게이트 전극(22)은 기판 반도체 층(10)의 상부 표면으로부터 기판 반도체 층(10)의 후방 표면 쪽으로 수직으로 연장되는 각각의 제1 개구(19) 내에 위치될 수 있고, 플래시 메모리 셀 어레이 내의 각각의 소거 게이트 전극(32)은 기판 반도체 층(10)의 상부 표면으로부터 기판 반도체 층(10)의 후방 표면 쪽으로 수직으로 연장되는 각각의 제2 개구(29) 내에 위치될 수 있다.
본 개시 내용의 다양한 실시예에 따르면, 플래시 메모리 디바이스는: 제1 도전형의 도핑을 갖는 기판 반도체 층(10) 내에 형성된 플로팅 게이트 전극(22); 기판 반도체 층(10) 내에 형성되고, 제2 도전형의 도핑을 가지며, 플로팅 게이트 전극(22)에 의해 측방향으로 이격된 한 쌍의 활성 영역(예, 한 쌍의 측방 활성 영역(66)); 기판 반도체 층(10) 내에 형성되고, (예를 들어, 제1 수평 방향(hd1)을 따라) 플로팅 게이트 전극(22)으로부터 측방향으로 오프셋된 소거 게이트 전극(32); 및 플로팅 게이트 전극(22) 위에 놓인 제어 게이트 전극(42)을 포함한다.
본 개시 내용의 다양한 실시예에 따르면, 플래시 메모리 셀들의 어레이는: 제1의 도전형의 도핑을 가지는 기판 반도체 층(10) 내에 형성될 수 있는 플로팅 게이트 전극들의 2차원 어레이; 기판 반도체 층(10) 내에 형성될 수 있고, 제1 수평 방향(hd1)을 따라 플로팅 게이트 전극(22)들의 2차원 어레이로부터 측방향으로 오프셋된 소거 게이트 전극(32)들의 2차원 어레이; 기판 반도체 층(10) 내에 형성될 수 있고, 제2 도전형의 도핑을 가지며, 제1 수평 방향(hd1)과 상이한 제2 수평 방향(hd2)을 따라 플로팅 게이트 전극(22)들의 2차원 어레이로부터 측방향으로 오프셋된 활성 영역(예, 측방 활성 영역(66))들의 2차원 어레이 - 상기 플로팅 게이트 전극(22)은 각각 활성 영역들의 2차원 어레이 내의 인접하는 쌍의 활성 영역 사이에 위치됨 -; 및 각각의 플로팅 게이트 전극(22) 위에 배치된 제어 게이트 전극(42)들의 2차원 어레이를 포함한다.
도 13을 참조하면, 본 개시 내용의 예시적인 구조체를 형성하는 단계를 예시한 흐름도가 제공된다. 1810 단계를 참조하면, 제1 도전형의 도핑을 가지는 기판 반도체 층(10) 내에 제1 개구(19)가 형성될 수 있다. 1820 단계를 참조하면, 터널링 유전체(20) 및 플로팅 게이트 전극(22)이 제1 개구(19)에 형성될 수 있다. 1830 단계를 참조하면, 제1 개구(19)에 인접하게 기판 반도체 층(10)에 제2 개구(29)가 형성될 수 있다. 8140 단계를 참조하면, 소거 게이트 유전체(30) 및 소거 게이트 전극(32)이 제2 개구(29)에 형성될 수 있다. 1850 단계를 참조하면, 제어 게이트 유전체(40) 및 제어 게이트 전극(42)이 플로팅 게이트 전극(22) 위에 형성될 수 있다. 1860 단계를 참조하면, 한 쌍의 활성 영역(예, 한 쌍의 측방 활성 영역(66))이 제2 도전형의 도핑을 가지는 도펀트를 주입하는 것에 의해 기판 반도체 층(10) 내에 형성될 수 있으며, 여기서 한 쌍의 활성 영역은 플로팅 게이트 전극(22)에 의해 측방향으로 이격된다.
각각의 플래시 메모리 셀은 플로팅 게이트 전극(22)에 인접한 한 쌍의 활성 영역에 걸쳐 전기적 바이어스를 제공하는 것에 의해 프로그래밍될 수 있다. 예를 들어, 플로팅 게이트 전극(22)에 인접한 한 쌍의 측방 활성 영역(66)은 그 사이에 전위차를 제공하도록 전기적으로 바이어스될 수 있고, 플로팅 게이트 전극(22) 위에 배치된 제어 게이트 전극(42)은 플로팅 게이트 전극(22)의 아래에 배치된 기판 반도체 층(10)의 채널 부분으로부터 터널링 유전체(20)를 통해 플로팅 게이트 전극(22) 내로 전하 캐리어(예, 전자)의 터널링을 유도하도록 전기적으로 바이어스될 수 있다. 대안적으로, 플로팅 게이트 전극(22) 내로 전하 캐리어의 터널링을 유도하도록 프로그래밍 전압이 제어 게이트 전극(42)에 인가되는 동안 전위차를 제공하도록 한 쌍의 축방향 활성 영역(62)과 측방 활성 영역(66)이 사용될 수 있다.
각각의 플래시 메모리 셀은 전위차를 제공하도록 플로팅 게이트 전극(22)에 인접한 한 쌍의 측방 활성 영역(66)을 전기적으로 바이어스하고, 플로팅 게이트 전극(22) 위에 배치된 제어 게이트 전극(42)에 감지 전압을 인가하는 것에 의해 감지될 수 있다. 감지 전압은 프로그래밍 전압보다 작은 크기를 가지며, 플로팅 게이트 전극(22) 내로의 전하 캐리어(예, 전자)의 터널링을 유도하기에는 불충분하다. 플로팅 게이트 전극(22) 내의 전하량은 플로팅 게이트 전극(22)의 아래에 배치된 기판 반도체 층(10)의 채널 부분을 통한 전류의 크기를 조절한다. 따라서, 플로팅 게이트 전극(22)에 포획된 전하량으로 표현되는 플래시 메모리 셀의 상태가 감지 동작에 의해 결정될 수 있다. 대안적으로, 플로팅 게이트 전극(22) 아래에 배치된 기판 반도체 층(10)의 채널 부분을 통한 전류의 크기를 측정하도록 제어 게이트 전극(42)에 감지 전압(프로그래밍 전압보다 작은 크기)이 인가되는 동안 감지 동작을 위한 전위차를 제공하도록 한 쌍의 축방향 활성 영역(62) 및 측방 활성 영역(66)이 사용될 수 있다.
각각의 플래시 메모리 셀은 소거 게이트 전극(32)을 전기적으로 바이어싱함으로써 소거될 수 있다. 예를 들어, 전자가 플로팅 게이트 전극(22)에 포획되면, 큰 포지티브 바이어스가 소거 게이트 전극(32)에 인가되어 플로팅 게이트 전극(22)으로부터 소거 게이트 전극(32)으로의 전자의 터널링을 유도할 수 있다. 플로팅 게이트 전극(22)으로부터 소거 게이트 전극(32)으로의 전자의 터널링을 보조하기 위해 제어 게이트 전극(42)에 네거티브 바이어스 전압이 인가될 수 있다.
본 개시 내용의 다양한 구조체 및 방법은 각각의 플로팅 게이트 전극(22) 및 각각의 소거 게이트 전극(32)이 기판 반도체 층(10)의 평면 상부를 포함하는 수평 평면 아래로 기판 반도체 층(10) 내에 매립되는 플래시 메모리 디바이스를 제공하는 데 적용될 수 있다. 프로그래밍 동작 도중에 플로팅 게이트 전극(22) 내로 전하 캐리어의 터널링은 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 터널링 유전체(20)의 수직 부분 및 터널링 유전체(20)의 수평 하부 부분을 사용하여 수행될 수 있다. 소거 동작 중에 플로팅 게이트 전극(22)으로부터 전하 캐리어의 터널링은 제2 수평 방향(hd2)을 따라 측방향으로 연장되는 터널링 유전체(20)의 상이한 수직 부분을 사용하여 수행될 수 있다. 따라서, 터널링 유전체(20)의 수명이 연장될 수 있고, 플래시 메모리 디바이스는 더 많은 프로그래밍 및 소거 동작에 걸쳐 동작될 수 있다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
<부 기>
1. 플래시 메모리 디바이스로서,
제1 도전형의 도핑을 가지는 기판 반도체 층 내에 형성된 플로팅 게이트 전극;
상기 기판 반도체 층 내에 형성되고, 제2 도전형의 도핑을 가지며, 상기 플로팅 게이트 전극에 의해 측방향으로(laterally) 이격된 한 쌍의 활성 영역;
상기 기판 반도체 층 내에 형성되고, 상기 플로팅 게이트 전극으로부터 측방향으로 오프셋된 소거(erase) 게이트 전극; 및
상기 플로팅 게이트 전극 위에 배치된 제어 게이트 전극
을 포함하는 플래시 메모리 디바이스.
2. 제1항에 있어서, 상기 플로팅 게이트 전극의 상부 표면은 상기 기판 반도체 층의 상부 표면을 포함하는 수평 평면 내에 위치되는 것인 플래시 메모리 디바이스.
3. 제2항에 있어서, 상기 소거 게이트 전극의 상부 표면은 상기 기판 반도체 층의 상부 표면을 포함하는 수평 평면 내에 위치되는 것인 플래시 메모리 디바이스.
4. 제1항에 있어서,
상기 플로팅 게이트 전극은 상기 기판 반도체 층의 상부 표면으로부터 상기 기판 반도체 층의 후방 표면(backside surface) 쪽으로 수직으로 연장되는 제1 개구 내에 위치되고,
상기 제1 개구의 측벽 및 하부(bottom) 표면 상에 터널링 유전체가 위치되는 것인 플래시 메모리 디바이스.
5. 제4항에 있어서,
상기 소거 게이트 전극은 상기 기판 반도체 층의 상부 표면으로부터 상기 기판 반도체 층의 후방 표면 쪽으로 수직으로 연장되는 제2 개구 내에 위치되고,
상기 제2 개구의 측벽 및 하부 표면 상에 소거 게이트 유전체가 위치되는 것인 플래시 메모리 디바이스.
6. 제5항에 있어서, 상기 소거 게이트 전극은 상기 터널링 유전체의 수직 부분 및 상기 소거 게이트 유전체의 수직 부분에 의해 상기 플로팅 게이트 전극으로부터 측방향으로 이격되는 것인 플래시 메모리 디바이스.
7. 제5항에 있어서,
상기 제1 개구의 하부 표면은 상기 기판 반도체 층의 상부 표면을 포함하는 수평 평면으로부터 제1 깊이에 위치되고,
상기 제2 개구의 하부 표면은 상기 기판 반도체 층의 상부 표면을 포함하는 수평 평면으로부터 제2 깊이에 위치되고,
상기 제2 깊이는 상기 제1 깊이와 상이한 것인 플래시 메모리 디바이스.
8. 제1항에 있어서,
상기 플로팅 게이트 전극의 상부 표면 상에 위치된 제어 게이트 유전체; 및
상기 플로팅 게이트 전극을 측방향으로 둘러싸고 상기 제어 게이트 유전체의 하부 표면과 접촉하는 터널링 유전체를 더 포함하는 플래시 메모리 디바이스.
9. 제1항에 있어서,
상기 소거 게이트 전극은 제1 수평 방향을 따라 상기 플로팅 게이트 전극으로부터 측방향으로 이격되고,
상기 한 쌍의 활성 영역은 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 측방향으로 이격되는 것인 플래시 메모리 디바이스.
10. 제1항에 있어서,
상기 플로팅 게이트 전극의 모든 측벽, 상기 한 쌍의 활성 영역의 각각의 상부 표면, 및 상기 기판 반도체 층에 형성되고 상기 플로팅 게이트 전극을 측방향으로 둘러싸는 터널링 유전체의 상부 표면과 접촉하는 유전체 게이트 스페이서; 및
상기 제어 게이트 전극 및 상기 유전체 게이트 스페이서를 측방향으로 둘러싸면서 그 상부에 배치되고 상기 소거 게이트 전극의 상부 표면과 접촉하는 평탄화 유전체 층
을 더 포함하는 플래시 메모리 디바이스.
11. 제10항에 있어서,
상기 평탄화 유전체 층에 형성되고 상기 제어 게이트 전극과 접촉하는 제어 게이트 접촉 비아 구조체;
상기 평탄화 유전체 층에 형성되고 상기 한 쌍의 활성 영역의 상부 표면과 접촉하는 한 쌍의 활성 영역 접촉 비아 구조체; 및
상기 평탄화 유전체 층에 형성되고 상기 소거 게이트 전극의 상부 표면과 접촉하는 소거 게이트 접촉 비아 구조체
를 더 포함하는 플래시 메모리 디바이스.
12. 플래시 메모리 셀의 어레이로서,
제1 도전형의 도핑을 가지는 기판 반도체 층 내에 형성된 플로팅 게이트 전극들의 2차원 어레이;
상기 기판 반도체 층 내에 형성되고 제1 수평 방향을 따라 상기 플로팅 게이트 전극들의 2차원 어레이로부터 측방향으로 오프셋된 소거 게이트 전극들의 2차원 어레이;
상기 기판 반도체 층 내에 형성되고, 제2 도전형의 도핑을 가지며, 상기 제1 수평 방향과 상이한 제2 수평 방향을 따라 상기 플로팅 게이트 전극들의 2차원 어레이로부터 측방향으로 오프셋된 활성 영역들의 2차원 어레이 - 상기 플로팅 게이트 전극들의 각각은 상기 활성 영역들의 2차원 어레이 내의 이웃하는 쌍의 활성 영역 사이에 위치됨 -; 및
상기 플로팅 게이트 전극들 중 각각의 플로팅 게이팅 전극 위에 배치된 제어 게이트 전극들의 2차원 어레이
를 포함하는 플래시 메모리 셀의 어레이.
13. 제12항에 있어서, 상기 플로팅 게이트 전극들의 2차원 어레이, 상기 소거 게이트 전극들의 2차원 어레이, 상기 활성 영역들의 2차원 어레이 및 상기 제어 게이트 전극들의 2차원 어레이는 각각 상기 제1 수평 방향을 따라 동일한 제1 피치 및 상기 제2 수평 방향을 따라 동일한 제2 피치를 가지는 것인 플래시 메모리 셀의 어레이.
14. 제13항에 있어서,
상기 플래시 메모리 셀의 어레이는 단위 플래시 메모리 셀들의 2차원 주기적 어레이를 포함하고.
상기 2차원 주기적 어레이의 각각의 단위 플래시 메모리 셀은 상기 플로팅 게이트 전극들의 2차원 어레이에서의 플로팅 게이트 전극, 상기 소거 게이트 전극들의 2차원 어레이에서의 소거 게이트 전극, 상기 활성 영역들의 2차원 어레이에서의 활성 영역 및 상기 제어 게이트 전극들의 2차원 어레이에서의 제어 게이트 전극을 포함하고,
상기 제2 수평 방향을 따라 측방향으로 이격된 한 쌍의 플로팅 게이트 전극 사이에 위치된 각각의 활성 영역은 상기 한 쌍의 플로팅 게이트 전극 내의 각각의 플로팅 게이트 전극과 접촉하는 한 쌍의 터널링 유전체와 접촉하는 것인 플래시 메모리 셀의 어레이.
15. 제13항에 있어서,
상기 플래시 메모리 셀의 어레이 내의 각각의 플로팅 게이트 전극은 상기 기판 반도체 층의 상부 표면으로부터 상기 기판 반도체 층의 후방 표면 쪽으로 수직으로 연장되는 각각의 제1 개구 내에 위치되며;
상기 플래시 메모리 셀의 어레이 내의 각각의 소거 게이트 전극은 상기 기판 반도체 층의 상부 표면으로부터 상기 기판 반도체 층의 후방 표면 쪽으로 수직으로 연장되는 각각의 제2 개구 내에 위치되는 것인 플래시 메모리 셀의 어레이.
16. 플래시 메모리 디바이스를 형성하는 방법으로서,
제1 도전형의 도핑을 가지는 기판 반도체 층 내에 제1 개구를 형성하는 단계;
상기 제1 개구에 터널링 유전체 및 플로팅 게이트 전극을 형성하는 단계;
상기 제1 개구에 인접하게 상기 기판 반도체 층에 제2 개구를 형성하는 단계;
상기 제2 개구에 소거 게이트 유전체 및 소거 게이트 전극을 형성하는 단계;
상기 플로팅 게이트 전극 위에 제어 게이트 유전체 및 제어 게이트 전극을 형성하는 단계; 및
제2 도전형의 도핑을 가지는 도펀트를 주입함으로써 상기 기판 반도체 층 내에 한 쌍의 활성 영역을 형성하는 단계 - 상기 한 쌍의 활성 영역은 상기 플로팅 게이트 전극에 의해 측방향으로 이격됨 -;
를 포함하는 플래시 메모리 디바이스를 형성하는 방법.
17. 제16항에 있어서,
상기 제1 개구의 하부 표면 및 측벽 상에 그리고 상기 기판 반도체 층의 상부 표면 위에 터널링 유전체 층을 퇴적하는 단계;
상기 터널링 유전체 층 상에 플로팅 게이트 전극층을 퇴적하는 단계; 및
상기 플로팅 게이트 전극층 및 상기 터널링 유전체 층의 일부를 상기 기판 반도체 층의 상부 표면을 포함하는 수평 평면 위로부터 제거하는 단계 - 상기 플로팅 게이트 전극층의 나머지 부분은 상기 플로팅 게이트 전극을 포함하고, 상기 터널링 유전체 층의 나머지 부분은 상기 터널링 유전체를 포함함 -;
를 더 포함하는 플래시 메모리 디바이스를 형성하는 방법.
18. 제16항에 있어서,
상기 제2 개구의 하부 표면 및 측벽 상에 그리고 상기 기판 반도체 층의 상부 표면 위에 소거 게이트 유전체 층을 퇴적하는 단계;
상기 소거 게이트 유전체 층 상에 소거 게이트 전극층을 퇴적하는 단계; 및
상기 소거 게이트 전극층 및 상기 소거 게이트 유전체 층의 일부를 상기 기판 반도체 층의 상부 표면을 포함하는 수평 평면 위로부터 제거하는 단계 - 상기 소거 게이트 전극층의 나머지 부분은 상기 소거 게이트 전극을 포함하고, 상기 소거 게이트 유전체 층의 나머지 부분은 상기 소거 게이트 유전체를 포함함 -;
를 더 포함하는 플래시 메모리 디바이스를 형성하는 방법.
19. 제16항에 있어서,
상기 플로팅 게이트 전극, 상기 소거 게이트 전극 및 상기 기판 반도체 층 위에 제어 게이트 유전체 층을 퇴적하는 단계;
상기 제어 게이트 유전체 층 상에 제어 게이트 전극층을 퇴적하는 단계;
상기 플로팅 게이트 전극 위에 배치된 상기 제어 게이트 전극층의 일부를 패턴화된 포토레지스트 층으로 마스킹하는 단계; 및
상기 패턴화된 포토레지스트 층을 에칭 마스크로서 사용하여 상기 제어 게이트 전극층 및 상기 제어 게이트 유전체 층을 이방성 에칭하는 단계 - 상기 제어 게이트 전극층의 패턴화된 부분은 상기 제어 게이트 전극을 포함하고, 상기 제어 게이트 유전체 층의 패턴화된 부분은 상기 제어 게이트 유전체를 포함함 -;
를 더 포함하는 플래시 메모리 디바이스를 형성하는 방법.
20. 제16항에 있어서,
상기 소거 게이트 전극은 제1 수평 방향을 따라 상기 플로팅 게이트 전극으로부터 측방향으로 이격된 위치에 형성되고,
상기 한 쌍의 활성 영역은 상기 플로팅 게이트 전극의 반대쪽 측면 상에 형성되고, 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 측방향으로 이격된 것인 플래시 메모리 디바이스를 형성하는 방법.

Claims (9)

  1. 플래시 메모리 디바이스로서,
    제1 도전형의 도핑을 가지는 기판 반도체 층 내에 형성된 플로팅 게이트 전극;
    상기 기판 반도체 층 내에 형성되고, 제2 도전형의 도핑을 가지며, 상기 플로팅 게이트 전극에 의해 측방향으로(laterally) 이격된 한 쌍의 측방(lateral) 활성 영역;
    상기 기판 반도체 층 내에 형성되고, 상기 플로팅 게이트 전극으로부터 측방향으로 오프셋된 소거(erase) 게이트 전극;
    상기 플로팅 게이트 전극 위에 배치되는 제어 게이트 전극;
    제1 수평 방향을 따라 상기 플로팅 게이트 전극에 의해 상기 소거 게이트 전극으로부터 측방향으로 이격된 축방향(axial) 활성 영역; 및
    상기 플로팅 게이트 전극을 측방향으로 둘러싸는 터널링 유전체
    를 포함하고, 상기 한 쌍의 측방 활성 영역은 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 상기 플로팅 게이트 전극에 의해 측방향으로 이격되고,
    상기 한 쌍의 측방 활성 영역 중 하나는 상기 플로팅 게이트 전극에 대해 상기 한 쌍의 측방 활성 영역 중 다른 하나의 반대측에 위치되고, 상기 축방향 활성 영역은 상기 플로팅 게이트 전극에 대해 상기 소거 게이트 전극의 반대측에 위치되며,
    상기 한 쌍의 측방 활성 영역 및 상기 축방향 활성 영역은 모두 상기 터널링 유전체의 측벽들과 접촉하는, 플래시 메모리 디바이스.
  2. 제1항에 있어서, 상기 플로팅 게이트 전극의 상부 표면은 상기 기판 반도체 층의 상부 표면을 포함하는 수평 평면 내에 위치되는 것인 플래시 메모리 디바이스.
  3. 제2항에 있어서, 상기 소거 게이트 전극의 상부 표면은 상기 기판 반도체 층의 상부 표면을 포함하는 수평 평면 내에 위치되는 것인 플래시 메모리 디바이스.
  4. 제1항에 있어서,
    상기 플로팅 게이트 전극은 상기 기판 반도체 층의 상부 표면으로부터 상기 기판 반도체 층의 후방 표면(backside surface) 쪽으로 수직으로 연장되는 제1 개구 내에 위치되고,
    상기 터널링 유전체는 상기 제1 개구의 측벽 및 하부(bottom) 표면 상에 위치되는 것인 플래시 메모리 디바이스.
  5. 제4항에 있어서,
    상기 소거 게이트 전극은 상기 기판 반도체 층의 상부 표면으로부터 상기 기판 반도체 층의 후방 표면 쪽으로 수직으로 연장되는 제2 개구 내에 위치되고,
    상기 제2 개구의 측벽 및 하부 표면 상에 소거 게이트 유전체가 위치되는 것인 플래시 메모리 디바이스.
  6. 제1항에 있어서,
    상기 플로팅 게이트 전극의 상부 표면 상에 위치된 제어 게이트 유전체를 더 포함하고,
    상기 터널링 유전체는 상기 제어 게이트 유전체의 하부 표면과 접촉하는 것인, 플래시 메모리 디바이스.
  7. 제1항에 있어서,
    상기 제어 게이트 전극의 모든 측벽, 상기 한 쌍의 측방 활성 영역의 각각의 상부 표면, 및 상기 터널링 유전체 - 상기 터널링 유전체는 상기 기판 반도체 층에 형성됨 - 의 상부 표면과 접촉하는 유전체 게이트 스페이서; 및
    상기 제어 게이트 전극 및 상기 유전체 게이트 스페이서를 측방향으로 둘러싸면서 그 상부에 배치되고 상기 소거 게이트 전극의 상부 표면과 접촉하는 평탄화 유전체 층
    을 더 포함하는 플래시 메모리 디바이스.
  8. 플래시 메모리 셀의 어레이로서,
    제1 도전형의 도핑을 가지는 기판 반도체 층 내에 형성된 플로팅 게이트 전극들의 2차원 어레이;
    상기 기판 반도체 층 내에 형성되고 제1 수평 방향을 따라 상기 플로팅 게이트 전극들의 2차원 어레이로부터 측방향으로 오프셋된 소거 게이트 전극들의 2차원 어레이;
    상기 기판 반도체 층 내에 형성되고, 제2 도전형의 도핑을 가지며, 상기 제1 수평 방향과 상이한 제2 수평 방향을 따라 상기 플로팅 게이트 전극들의 2차원 어레이로부터 측방향으로 오프셋된 측방 활성 영역들의 2차원 어레이 - 상기 플로팅 게이트 전극들의 각각은 상기 측방 활성 영역들의 2차원 어레이 내의 이웃하는 쌍의 측방 활성 영역 사이에 위치됨 -;
    상기 플로팅 게이트 전극들 중 각각의 플로팅 게이트 전극 위에 배치된 제어 게이트 전극들의 2차원 어레이;
    상기 기판 반도체 층 내에 형성되는 축방향 활성 영역들의 2차원 어레이; 및
    상기 플로팅 게이트 전극들을 측방향으로 둘러싸는 터널링 유전체
    를 포함하고,
    각각의 축방향 활성 영역은 상기 제1 수평 방향을 따라, 이웃하는 플로팅 게이트 전극에 의해 소거 게이트 전극으로부터 측방향으로 이격되고, 상기 이웃하는 쌍의 측방 활성 영역은 상기 제2 수평 방향을 따라 상기 이웃하는 플로팅 게이트 전극에 의해 측방향으로 이격되고,
    상기 이웃하는 쌍의 측방 활성 영역 중 하나는 상기 이웃하는 플로팅 게이트 전극에 대해 상기 이웃하는 쌍의 측방 활성 영역 중 다른 하나의 반대측에 위치되고, 상기 각각의 축방향 활성 영역은 상기 이웃하는 플로팅 게이트 전극에 대해 상기 소거 게이트 전극의 반대측에 위치되고,
    상기 측방 활성 영역들 및 상기 축방향 활성 영역들은 모두 상기 터널링 유전체의 측벽들과 접촉하는, 플래시 메모리 셀의 어레이.
  9. 플래시 메모리 디바이스를 형성하는 방법으로서,
    제1 도전형의 도핑을 가지는 기판 반도체 층 내에 제1 개구를 형성하는 단계;
    상기 제1 개구에 터널링 유전체 및 플로팅 게이트 전극을 형성하는 단계 - 상기 터널링 유전체는 상기 플로팅 게이트 전극을 측방향으로 둘러쌈 - ;
    상기 제1 개구에 인접하게 상기 기판 반도체 층에 제2 개구를 형성하는 단계;
    상기 제2 개구에 소거 게이트 유전체 및 소거 게이트 전극을 형성하는 단계;
    상기 플로팅 게이트 전극 위에 제어 게이트 유전체 및 제어 게이트 전극을 형성하는 단계; 및
    제2 도전형의 도핑을 가지는 도펀트를 주입함으로써 상기 기판 반도체 층 내에 한 쌍의 측방 활성 영역 및 축방향 활성 영역을 형성하는 단계 - 상기 축방향 활성 영역은 제1 수평 방향을 따라 상기 플로팅 게이트 전극에 의해 상기 소거 게이트 전극으로부터 측방향으로 이격되고, 상기 한 쌍의 측방 활성 영역은 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 상기 플로팅 게이트 전극에 의해 측방향으로 이격됨 -
    를 포함하고, 상기 한 쌍의 측방 활성 영역 중 하나는 상기 플로팅 게이트 전극에 대해 상기 한 쌍의 측방 활성 영역 중 다른 하나의 반대측에 위치되고, 상기 축방향 활성 영역은 상기 플로팅 게이트 전극에 대해 상기 소거 게이트 전극의 반대측에 위치되고,
    상기 한 쌍의 측방 활성 영역 및 상기 축방향 활성 영역은 모두 상기 터널링 유전체의 측벽들과 접촉하는, 플래시 메모리 디바이스를 형성하는 방법.
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