KR100352715B1 - 서브미크론금속게이트mos트랜지스터및그의형성방법 - Google Patents

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샤프 마이크로일렉트로닉스 테크놀러지 인코포레이티드
샤프 가부시키가이샤
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Abstract

M0S 트랜지스터는 도프된 단결정 실리콘 기판상에 형성되어 제 1형의 도전층을 형성하며 : 기판상에 형성된 활성영역; 제 2형의 도전채널을 형성하도록 도프된, 상기 활성영역에 위치하는 소스영역 및 드레인영역; 상기 소스영역 및 드레인영역 사이의 상기 활성영역에 위치하는 금속게이트영역으로서, 상기 금속게이트가 1미크론 미만의 폭을 갖는 금속게이트영역; 상기 게이트영역 위에 위치하는 게이트산화물영역; 구조체 위에 위치하는 산화물영역; 및 각각 해당하는 영역들에 접속되며, 콘택트금속과 전극금속의 조합으로 형성되는 소스전극, 게이트전극, 및 드레인전극을 포함한다. 다른 실시예에서는 게이트전극들 사이의 상호접속, 및 한편의 트랜지스터의 드레인전극과 다른 한편의 트랜지스터의 드레인전극의 상호접속을 갖는 한쌍의 M0S 트랜지스터를 포함한다.

Description

서브 미크론 금속 게이트 ＭＯＳ 트랜지스터 및 그의 형성 방법
본 발명은 M0S 반도체장치 및 그 제조방법에 관한 것으로, 더 구체적으로 대단히 얇은 금속게이트를 갖는 M0S 트랜지스터에 관한 것이다.
금속산화물 반도체(M0S)장치는 여러 가지의 것이 알려져 있다. 이들의 장치에는, 집적회로의 게이트영역에 대단히 짧은 채널 길이를 마련하는 것이 바람직하다. 이러한 조건을 만족시키는 한 방법으로서, n+또는 p+를 도프한 2극성(dual polarity) 폴리실리콘게이트를 이용하는 방법이 있다. 이러한 게이트를 형성하는프로세스에 있어서, 보론 또는 보론 화합물이 기판으로 주입되며, 일반적으로 주입된 보론 화합물은 기판으로 너무 깊게 침투하게 된다. 또한, 보론 화합물의 도핑 밀도는 상당히 높은데, 그렇지 않으면 게이트가 공지화되어 채널 전류 밀도가 낮게 되기 때문이다.
채터지(Chatterjee)등은, "게이트 치환 프로세스에 의해 형성된 서브 1OO nm 게이트 길이 금속 게이트 NMOS 트랜지스터" (국제전자장치회의, 1997년 12월 7∼10일, 페이지 821∼824)에서 이 문제에 대해, 게이트영역의 윗쪽으로 폴리실리콘 치환에 의해 형성되는 서브 1OOnm 게이트 구성에 관하여 논하고 있다.
종래의 금속게이트 형성 프로세스는 복잡하고 자기정합 구성 부분의 형성시에 구조상의 난제가 야기된다. 예컨대, 동은 이상적인 금속게이트를 형성하지만, 얇은 막으로는 부착성이 부족하게 된다. 알루미늄도 금속게이트로서 사용할 수 있지만, 전기이동의 문제가 발생된다.
M0S 트랜지스터는 도프된 단결정 실리콘 기판상에 형성되어 제 1형의 도전층을 형성하며 : 기판상에 형성된 활성영역; 제 2형의 도전채널을 형성하도록 도프된, 상기 활성영역에 위치하는 소스영역 및 드레인영역; 상기 소스영역 및 드레인영역 사이의 상기 활성영역에 위치하는 금속게이트영역으로서, 상기 금속게이트가 1미크론 미만의 폭을 갖는 금속게이트영역; 상기 게이트영역 위에 위치하는 게이트산화물영역; 구조체 위에 위치하는 산화물영역; 및 각각 해당하는 영역들에 접속되며, 콘택트금속과 전극금속의 조합으로 형성되는 소스전극, 게이트전극, 및 드레인전극을 포함한다. 다른 실시예에서는 게이트전극들 사이의 상호접속, 및 한편의 트랜지스터의 드레인전극과 다른 한편의 트랜지스터의 드레인전극의 상호접속을 갖는 한쌍의 M0S 트랜지스터를 포함한다.
본 발명의 목적은 서브 미크론 채널 길이 금속게이트 M0S 집적회로를 제조하기 위한 비용이 저렴한 방법을 제공하는 것이다. 본 발명의 다른 목적은 높은 전류밀도를 갖는 서브 미크론 채널 길이 금속게이트 M0S 집적회로를 제공하는 것이다.
본 발명의 이들 및 그 밖의 목적 및 장점은 이하의 설명을 도면을 참조하여 이해하면 더욱 분명하게 된다.
도 1 내지 6은 본 발명의 서브 미크론 금속게이트 M0S 트랜지스터의 연속적인 제조 공정을 나타낸 도면,
도 7은 본 발명에 따라 형성된 M0S IC의 정면도,
도 8내지 10은 본 발명의 서브 미크론 금속게이트 M0S 트랜지스터의 다른 실시예의 연속적인 제조 공정을 나타낸 도면, 및
도 11은 본 발명에 따라 형성된 M0S IC의 다른 실시예의 정면도이다.
본 실시예에서는 서브미크론 금속게이트 금속산화물 반도체(M0S) 트랜지스터를 제공하는 금속으로서 동을 사용하였다. "서브미크론" 은, 본 발명의 구조에 사용되는 금속게이트의 폭이 1OOOnm 미만인 것을 의미한다. 임의의 적절한 집적회로 상호접속 재료가 사용될 수 있다. 이러한 재료에는 알루미늄이 대표적이고, 또한 모든 고융점금속이 포함된다. 또한, 본 실시예에서는, n-채널 M0S 트랜지스터가 사용되고 있지만, 상기 구조 및 제조 프로세스는 p-채널 M0S 트랜지스터 및 상보형 금속산화물 반도체(CM0S) 집적을 제공하기 위해서도 사용가능하고, 이 경우에도 실리콘기판의 적절한 도핑을 처음에 실행해야 된다.
도 1을 참조하면, M0S 트랜지스터(11)를 형성하기 위해서 사용되는 실리콘기판(10)이 제공된다. 기판(10)은 p-실리콘기판 윗쪽의 활성영역 근방에, 경계(12,14)로 나타낸 바와 같이 산화물 절연 경계를 형성하도록 처리되어, 소자 영역(15)을 규정한다. 당업자들에게 알려져 있는 바와 같이, 실리콘기판은 제 1형의 불순물로 도핑되어 p-웰을 제공하도록 처리되어, 제 1형의 도전 채널을 형성하고, 본 발명의 장치의 제조를 위해 적합한 임계전압조정을 하게된다. 예컨대, p-기판(10)은 30keV에서 80keV의 에너지 레벨 및 1.0× 1012cm-2에서 1.O× 1O14cm-2의 도즈량으로 일회의 보론 이온 주입을 행하고, 이어서 열확산함으로써 형성된다. 이와다르게, p-기판(10)은 복수의 보론 이온 주입을 행하고, 이어서 열확산처리함에 의해 형성될 수 있다.
도 2를 참조하면, 게이트 산화물 영역(16)이 10nm 이하의 두께로 형성되어 있다. 이 산화물 영역은 종래의 열산화 또는 고속열산화, 화학기상성장법(CVD) 또는 그 밖의 알맞은 방법에 의해서 형성된다.
프로세스의 이 단계에서, 폴리실리콘 재료층(18)이 퇴적될 수 있다. 상기 층(18)은 10nm 및 50 nm 사이의 두께를 가진다. 이 층은 게이트 산화물을 계속되는 처리중에서 보호하기 위해서 퇴적되며, 제거되거나 또는 임의 타입의 배리어 또는 금속층으로 치환될 수 있고, 후에 게이트영역으로 되는 게이트산화물을 효과적으로, 또한 효율적으로 보호한다.
질화실리콘(Si3N4)층(20)은 300nm 및 700nm 사이의 두께로 퇴적될 수 있다. 적절한 포토레지스트 재료가 도포되어, 질화물층 및 폴리실리콘층이 플라즈마 에칭됨으로써, 도 2에 나타낸 바와 같이 폴리실리콘 영역(18) 및 질화물 플러그(20)가 형성된다. 상기 에칭 프로세스는 1단계 또는 2단계의 공정 프로세스로 될 수 있다. 2단계 공정 프로세스에서는, 제 1 에칭 프로세스가 게이트 산화물층(16)에서 정지한다. 그 다음의 에칭 공정에서는 플러그(20) 및 영역(18)의 양측에 있는 게이트 산화물층을 제거한다. 1단계 공정 프로세스에서는, 에칭에 의해 p-실리콘기판(10)까지의 불필요한 재료가 모두 제거된다. 질화물 플러그(20), 폴리실리콘 영역(18), 및 나머지 산화물층(16)을 본 명세서에서는 스택층이라고 한다. 적절한 이온이 LDD영역(도시 안됨)을 형성하기 위해 주입된다. 이러한 주입에 의해, p-실리콘기판중에서 게이트영역(25)도 디폴트로 규정된다. 게이트영역(25)은 본 명세서에서는 제 1 형 도전 채널이라고도 한다. 소스영역(22) 및 드레인영역(24)은 임의의 알려져 있는 프로세스에 의해 형성되어, 가볍게 도프된 도전영역을 형성한다. 이 프로세스 LDD, MDD, 및 HALO 구조를 포함한다.
CVD에 의해 폴리실리콘 영역(18) 및 질화물 플러그(20) 위에 50nm 및 200nm 사이의 두께로 산화실리콘층이 형성된다. 이 산화실리콘층은 플라즈마 에칭되어, 도 3에 나타낸 바와 같이 산화물 스페이서(26,28)를 질화물 플러그(20)의 측벽에 형성한다. 필요하다면, 실리콘 질화물 이외의 다른 임의의 절연체도 프로세스의 이 공정에서 사용될 수 있다.
적절한 이온이 주입되어 소스영역(22) 및 드레인영역(24)을 형성하고 중화 또는 활성화시킨다. 소스영역과 드레인영역을 본 명세서에서는 제 2형 도전 채널,n+채널이라 하며, 기판내에 주입되는 불순물을 제 2형 도핑 불순물이라 한다. 예컨대, LDD는 인(P) 또는 비소(As) 이온을 70keV(P) 또는 140keV(As)를 넘지 않는 에너지, 및 1.O× 1O13cm-2에서 5.O× 1O14cm-2사이의 도즈량으로 주입함에 의해 행해진다. n+층은 10keV 및 8OkeV 사이의 에너지 레벨, 및 1.O× 1O15cm-2에서 5.O× 1O15cm-2사이의 도즈량으로 비소 이온을 주입함으로써 형성된다. 이때, 필요에 따라서 실리사이드 프로세스도 실행될 수 있다. 실리사이드 (자기정합 실리사이드) 형성 프로세스는 Ti 또는 Co 층을 바람직하게는 CVD법에 의해서, 30 nm 및 60nm 사이의 두께로, Ti에 대해서는 500℃에서 650℃, 또한 Co에 대해서는 450℃에서 600℃의 질소분위기에서 형성하는 프로세스를 포함한다. 과잉의 Ti 또는 Co는 에칭으로 제거되어, Ti는 700℃에서 850℃로, Co는 650℃에서 800℃의 질소분위기에서 고속열어닐링(RTA)된다.
일단 소스영역과 드레인영역이 형성되면, 도 4에 나타낸 바와 같이 이산화실리콘이 CVD에 의해 질화 실리콘 플러그(20)의 약 1.5배 내지 2배의 두께로 재차 추가되어, 산화물영역(30,32)이 된다. 이 구조는, 바람직하게는 화학적 기계연마 프로세스에 의해서 평탄화되어, 질화실리콘 플러그(20)의 상부 표면을 노출시킨다. CMP에의한 평탄화(planarization)는 약 5%의 균일성을 갖는 표면을 제공한다.
도 5를 참조하면, 이 구조는 산화물영역(30,32)의 특정 영역을 보호하기 위해서 포토레지스트로 덮혀진다. 트렌치(34,36)는 소스전극 및 드레인전극 각각에대하여 형성된다. 비어홀(38,40)은 소스전극 및 드레인전극 각각의 부가적 부분에 대해 형성되어, 양전극이 각각의 도전영역에 접속되게 한다. 상기 방법의 이 부분은 종래의 투-마스크 프로세스, 더블 레지스트 프로세스 또는 하프톤 마스크 프로세스를 포함한다. 본 발명에서는 총칭하여 전극 수용 구조라고 부르지만, 트렌치 및 비어홀을 형성한후, 포토레지스트는 구조체에서 벗겨진다. 프로세스의 다음 공정에서는, 인산(H3PO4)용액, 또는 질화실리콘 플러그(20)를 제거하지만, 산화물영역(30,32), 실리콘영역(10) 및 폴리실리콘층(18)을 에칭하지 않는 임의의 적절한 선택적 에천트의 웨트 에칭을 포함한다. 이로써, 게이트전극용의 비어홀(42)을 구비한 도 5의 구조가 얻어진다.
도 6을 참조하면, Ti, Ta, TaN, TaSiN, W, WN, WSiN 또는 Re 등의 콘택트금속층, 및 TiN 등의 배리어 금속이 CVD에 의해서 퇴적되며, 이를 참조 부호(44)로 나타낸다. 다음, 동등의 금속 재료가 MOCVD 또는 다른 CVD, PVD 및 스퍼터링 프로세스에 의해 퇴적되어, 영역(46)이 형성된다. 전술한 바와 같이, 알루미늄 또는 고융점금속등의 다른 금속을 사용할 수 있다. 그 후, 금속영역(46) 및 콘택트금속(44)은 평면 에칭되며, 이 에칭은 산화물영역(30,32)에서 정지하여, 도 7에 나타낸 바와 같이, 소스전극(48), 게이트전극(50), 및 드레인전극(52)이 형성된다. 이 평면에칭으로는 CMP 프로세스가 바람직하다. 이 구조체는 500℃ 및 900℃ 사이의 온도로 반시간동안 어닐링되어, 전극과 도전채널 사이에 양호한 콘택트를 형성한다. 폴리실리콘층(18)은 어닐링 프로세스중에 실리사이드(54)로 변환된다.종래의 폴리실리콘 게이트는 금속게이트 전극(50)으로 변환된다. 이 장치의 게이트 길이는 게이트전극(50)의 폭에 의해 결정된다. 상기 구조는 3차원이고, 폭과 거의 동일한 깊이(도면의 페이지 방향)를 가지며, 게이트에 대해 일반적으로 장방형 활성영역을 형성하며, 트랜지스터의 활성영역 이외의 부분에는 다른 3차원 구조를 형성한다.
분명한 것은, 소스전극, 게이트전극 및 드레인전극의 재료중 어느것이나 동일한 것이고, 제 1 단계의 상호접속중에 동시에 형성된다. 게이트는 소스영역 및 드레인영역과 자기정합된다. 예로서, n-채널 M0S 트랜지스터를 사용하였지만, 실리콘 도판트를 적절하게 교환함으로써 동일 방법이 채널 트랜지스터 및 CM0S IC의 제조에도 응용될 수 있다. 채널 영역의 도핑 밀도는 높은 구동전류 및 낮은 기판 바이어스 효과를 얻기 위해서 낮다.
이와 다른 프로세스 및 구조로서, 한쌍의 MOS 트랜지스터(56,58) 사이에 국소적 상호접속을 형성할 수 있다. 도 8을 참조하면, 전술한 바와 같은 동일한 초기 공정이 실행되며, 기판(60)이 적절한 극성을 갖도록 적절하게 도프되며, 이 경우에는 p-기판으로 되는 기판이 형성된다. 이산화 실리콘 절연 영역(62,64,66)이 형성되고, 이산화 실리콘층(68)이 열성장 또는 CVD에 의해 퇴적된다. 본 실시예에서는, 기판에 제 3형 도핑 불순물, 즉 인을, 50keV에서 180keV의 에너지 레벨 및 1.0× 1O12cm-2에서 5.O× 1O13cm-2의 도즈량으로 주입함으로써, 본 명세서에서 제 3형 도전채널이라 하는 n-웰(70)이 형성된다.
도 9를 참조하면, n-채널(72) 및 p-채널(74)의 게이트전극이 상기한 바와 같이, 즉, 질화실리콘 치환 플러그의 형성에 의해서 제조된다. LDD 및 p+및 n+는 종래의 방법으로 주입된다. p-채널 LDD는 100keV 미만의 에너지 및 1.O× 1O13cm-2에서 5.O× 1O14cm-2의 도즈량으로 BF2에 의해 형성된다. p-채널소스 및 드레인영역은 BF2이온을 10keV에서 60keV 사이의 에너지 및 1.O× 1O15cm-2에서 5.O× 1O15cm-2의 도즈량으로 주입하여 형성된다. 임의의 실리사이드 영역은 전술한 바와 같이 형성된다. 소스영역(76,82) 및 드레인영역(80,78)이 형성된다.
다음, 산화물층(84)이 CVD에 의해 퇴적된다. 산화물층(84)은 배리어 금속(72,74)의 두께의 약 3배 이상으로 두꺼워야 한다. (도면에는 축척이 표시 안됨.) 산화물층(84)의 표면은 도 9에 나타낸 형태로 화학적 기계 연마에 의해 평탄화된다.
도 10을 참조하면, 산화층은 포토레지스트에 의해 덮혀지고, 도 10에 도시된 구성에 대해서 다마신 트렌치 및 콘택트 에칭되어, 소스(76)와 접속하는 소스 전극의 트렌치 및 비어홀(86), 소스영역(82)과 접속하는 소스전극의 영역을 제공하는 트렌치/비어홀(88) 및 드레인영역(80) 및 드레인영역(78)에 접속되는 전극을 제공하는 트렌치/비어홀(90)이 형성된다. 또한, 산화층은 에칭으로 제거되어 홀(92,94)을 제공함으로써 게이트전극에 대한 공간을 제공하며, 이 공간은 도면에는 없지만, 각각 게이트(77,79)에 접속되는 상호접속 영역을 더 포함한다.
이 때, 도 6을 참조하여 설명한 바와 같이, 제 2 배리어 금속이 CVD에 의해 퇴적된다. 제 2 배리어 재료로는 TiN, WN 또는 n+및 p+실리콘 양쪽에 양호한 오믹 접촉을 제공하여, 실리콘으로의 금속 확산을 방지하도록 선택되는 다른 적절한 배리어 금속이 사용된다. 다음, 금속이 CVD 또는 스퍼터링에 의해서 구조체상에 퇴적되며, 그 금속으로는 Cu, Mo, W, A1, 또는 다른 적절한 금속이 사용될 수 있다. 상기 구조체는 산화물 영역의 레벨에 대해 화학적 기계 연마되어, 도 11에 나타낸 구성으로 된다. 도 11에 나타낸 바와 같이, 제 1 nMOST 소스전극(96)이 형성되고, 제 2 pMOST 소스전극(98)이 형성된다. 상호접속 전극(100)은 nMOST 드레인 영역(80) 및 pMOST 드레인영역(78)에 접속된다. 게이트전극(102,104)은 국소적 상호접속(106)에 의해 결합된다.
따라서, 서브미크론 금속게이트 M0S 트랜지스터 및 그의 변형을 설명하였다. 이와 같이 형성된 집적회로는 높은 구동 전류 및 낮은 기판 바이어스 효과의 특징을 가진다. 상기 구조는 단순하고, 또한 비용 절감 효과가 높은 서브미크론 금속게이트 M0S 트랜지스터의 형성 방법이다.
바람직한 실시예, 및 그의 변형예들이 개시되었지만, 첨부된 특허청구의 범위에 정의된 본 발명의 범위를 벗어나지 않고 다른 변형 및 개조가 이루어질 수 있을 것이다.

Claims (18)

  1. 제 1형의 도전층을 형성하도록 도프된 단결정 실리콘 기판;
    상기 기판상에 형성된 활성영역;,
    제 2형의 도전채널을 형성하도록 도프된, 상기 활성영역내에 위치하는 소스영역 및 드레인영역;
    상기 소스영역 및 드레인영역 사이의 상기 활성영역에 위치하며, 1 미크론 미만의 폭을 갖는 금속 게이트영역;
    상기 게이트영역 윗쪽에 위치하는 게이트 산화물 영역;
    구조체 윗쪽에 위치하는 산화물영역; 및
    상기 각각의 영역에 접속되며, 콘택트 금속과 전극 금속의 조합으로 형성되는 소스전극, 게이트전극, 및 드레인전극을 포함하는 M0S 트랜지스터.
  2. 제 1 항에 있어서, 상기 제 1형의 도전층이 p-층인 MOS 트랜지스터.
  3. 제 2 항에 있어서, 상기 p-층이 약 30keV 내지 80keV 사이의 에너지 및 1.O× 1O12cm-2내지 1.O×1O14cm-2사이의 도즈량으로 일회의 보론 이온 주입, 및 열확산에 의해 형성되는 MOS 트랜지스터.
  4. 제 2 항에 있어서, 상기 p-층이 복수의 보론 이온 주입 및 열확산에 의해 형성되는 MOS 트랜지스터.
  5. 제 1 항에 있어서, 상기 제 2형의 도전층이 n+층인 MOS 트랜지스터.
  6. 제 5 항에 있어서, 상기 n+층이 약 80keV 이하의 에너지 및 약 1.0× 1O15cm-2내지 5.O× 1O15cm-2사이의 도즈량의 비소 이온 주입에 의해 형성되는 MOS 트랜지스터.
  7. 제 1 항에 있어서, 상기 콘택트 금속이 TiN, Ta, TaN, TaSiN, W, WN, WSiN 및 Re로 이루어지는 군에서 선택되는 MOS 트랜지스터.
  8. 제 1 항에 있어서, 상기 전극 금속이 Cu, Al 및 고융점금속으로 이루어지는 금속의 군에서 선택되는 M0S 트랜지스터.
  9. 제 1 항에 있어서, 상기 게이트전극과 게이트산화물층 사이에 실리사이드층을 포함하는 M0S 트랜지스터.
  10. 제 1 항에 있어서, 제 2 MOS 트랜지스터가 상기 제 1 MOS 트랜지스터에 인접하게 형성되며, 상기 2개의 트랜지스터들의 게이트전극이 상호접속되고 상기 제 1 M0S 트랜지스터의 드레인전극이 상기 제 2 MOS 트랜지스터의 드레인전극에 상호접속되는 MOS 트랜지스터.
  11. 제 10 항에 있어서, 상기 제 2 MOS 트랜지스터가 n-웰상에 형성되는 M0S 트랜지스터.
  12. 기판에 실리콘소자 영역을 형성하는 단계;
    상기 실리콘 소자 영역에 제 1형의 도핑 불순물을 주입하여 게이트영역으로서 사용되는 제 1형의 도전 채널을 형성하는 단계;
    상기 소자영역의 각 측면에 절연 영역 경계를 형성하는 단계;
    상기 기판상의 절연 영역 경계내에 산화실리콘층을 퇴적하는 단계;
    상기 산화실리콘층의 윗쪽에 약 10nm 내지 50nm 범위의 두께로 폴리실리콘층을 퇴적하는 단계;
    상기 폴리실리콘층의 윗쪽에 약 300nm 내지 700nm의 두께로 질화실리콘층을 퇴적하는 단계;
    상기 질화실리콘층, 폴리실리콘층 및 산화실리콘층을 에칭하여, 질화실리콘 플러그, 폴리실리콘영역, 및 산화실리콘을 포함하는 스택층을 상기 게이트영역의윗쪽에 형성하는 단계;
    산화실리콘층을 상기 기판, 절연 영역 경계, 및 스택층의 윗쪽에 약 50nm 내지 200 nm 사이의 두께로 퇴적하는 단계;
    상기 산화실리콘층을 에칭하여, 상기 스택층의 측벽 근처에 스페이서를 형성하는 단계;
    제 2형의 이온을 상기 기판내에 주입하여, 소스영역 및 드레인영역으로서 사용되는 제 2형의 도전층을 형성하는 단계;
    산화실리콘층을 상기 절연 영역 경계, 상기 제 2형의 도전층, 및 스택층의 윗쪽에 상기 스택층의 약 1.5 내지 2.0배 사이의 두께로 퇴적하는 단계;
    상기 스택층의 최상부 레벨까지 구조체를 평탄화하는 단계;
    소스전극 및 드레인전극에 대한 전극 수용 구조를 형성하는 단계;
    상기 구조를 선택적으로 에칭하여 상기 질화실리콘 플러그를 제거함으로써, 게이트전극의 전극 수용 구조를 형성하는 단계;
    콘택트 금속층을 퇴적하는 단계;
    전극 금속층을 퇴적하는 단계;
    1 미크론 미만의 크기를 가진 금속게이트부를 형성하는 단계;
    상기 구조체를 평탄화 에칭하는 단계; 및
    상기 구조체를 500℃ 내지 900℃ 범위의 온도로 30분간 어닐링하는 단계를 포함하는 단결정 실리콘 기판상에 M0S 트랜지스터를 형성하는 방법.
  13. 제 12 항에 있어서, 상기 제 1 도전층 형성 단계는 약 30keV 내지 50keV 범위의 에너지레벨, 및 약 1.O× 1O12cm-2내지 5.O× 1O14cm-2범위의 도즈량으로 보론 이온을 주입하는 단계를 포함하는 방법.
  14. 제 12 항에 있어서, 상기 제 2 도전층 형성 단계는 약 10keV 내지 80keV 범위의 에너지레벨 및 약 1.O× 1O15cm-2내지 5.O× 1O15cm-2범위의 도즈량으로 비소 이온을 주입하여 n+층을 형성하는 단계를 포함하는 방법.
  15. 제 12 항에 있어서, 상기 콘택트 금속층의 퇴적 단계는 TiN, Ta, TaN, TaSiN, W, WN, WSiN, 및 Re로 이루어지는 군에서 선택된 금속층을 퇴적하는 단계를 포함하는 방법.
  16. 제 12 항에 있어서, 상기 전극 금속층의 퇴적 단계는 Cu, A1, 및 고융점금속으로 이루어지는 금속군에서 선택된 금속층을 퇴적하는 단계를 포함하는 방법.
  17. 제 12 항에 있어서, 제 3형의 도전층을 상기 제 1 활성영역에 인접하도록 상기 기판내에 형성하는 단계 및 그 위에 제 2 MOS 트랜지스터를 형성하는 단계를 더 포함하는 방법.
  18. 제 17 항에 있어서, 상기 2개의 MOS 트랜지스터의 게이트전극을 상호접속하고, 상기 제 1 MOS 트랜지스터의 드레인전극을 상기 제 2 MOS 트랜지스터의 드레인전극에 상호접속하는 단계를 포함하는 방법.
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