JP2003523626A - 半導体装置の製造方法 - Google Patents
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Abstract
(57)【要約】
本発明は、第一の導電タイプの半導体本体（１）の表面（２）にトランジスタを設けられ、このトランジスタがゲート（２８）を持ち、このゲートが上記第一の導電タイプの半導体本体の表面（２）の所に設けられたチャネル（１３）からゲート誘電体（２６）によって絶縁される半導体装置の製造方法に関する。本発明によると、上記表面（２）上に構造体が設けられるが、この構造体は凹部（１６）を持つ誘電層（１４）から成る。この凹部は上記半導体本体（１）の上記表面（２）に設けられた第二の導電タイプのソース領域（１１、９）およびドレイン領域（１２、９）と整合され、上記半導体本体（１）の上記表面（２）に対して実質的に垂直に延びる側壁（１７）を持つ。この凹部（１６）内に第一のサブ層（１８）とこの上の第二のサブ層（１９）から成る二重層（２０）が設けられる。上記第二のサブ層（１９）の厚さの一部が上記第一のサブ層が露出されるまで除去され、上記第一のサブ層（１８）が所定の深さまで、上記第二のサブ層（１９）および上記凹部（１６）の上記側壁（１７）に対して選択的にエッチングされ、これによって上記半導体本体（１）の上記表面（２）に実質的に垂直に延びるトレンチ（２１）が形成される。これらトレンチ（２１）を介して、上記第一の導電タイプの不純物が上記半導体本体（１）内に導入され、これによってポケットインプラトン（２２）が形成される。
Description
【０００１】
本発明は、第一の導電タイプの半導体本体の表面にトランジスタが設けられ、
このトランジスタがゲートを持ち、このゲートが半導体本体の表面に設けられた
チャネルからゲート誘電体によって絶縁される半導体装置の製造方法に関する。
このトランジスタがゲートを持ち、このゲートが半導体本体の表面に設けられた
チャネルからゲート誘電体によって絶縁される半導体装置の製造方法に関する。
【０００２】
上述のような方法が米国特許明細書第5,534,447号において開示されている。
この従来の方法においては、例えば、開口が設けられたシリコン酸化膜のシール
ド層が前記第一の導電タイプの半導体本体の表面に設けられ、上記開口の側壁に
よって前記トランジスタのチャネルが画定される。上記開口の側壁には、例えば
、シリコン窒化膜の側壁スペーサが設けられる。上記側壁スペーサによって区切
られた上記半導体本体の表面にゲート誘電体が設けられ、この上に、例えば、多
結晶シリコンの導電層を設けることでトランジスタのゲートが形成される。次に
、上記側壁スペーサが除去され、これによって上記ゲートおよび上記シールド層
によって区切られたトレンチが形成され、これらトレンチを介して上記第一およ
び第二導電タイプの不純物が上記半導体本体内に導入される。次に、上記シール
ド層が除去され、上記半導体本体の表面に上記第二の導電タイプのソース領域お
よびドレイン領域が設けられる。
この従来の方法においては、例えば、開口が設けられたシリコン酸化膜のシール
ド層が前記第一の導電タイプの半導体本体の表面に設けられ、上記開口の側壁に
よって前記トランジスタのチャネルが画定される。上記開口の側壁には、例えば
、シリコン窒化膜の側壁スペーサが設けられる。上記側壁スペーサによって区切
られた上記半導体本体の表面にゲート誘電体が設けられ、この上に、例えば、多
結晶シリコンの導電層を設けることでトランジスタのゲートが形成される。次に
、上記側壁スペーサが除去され、これによって上記ゲートおよび上記シールド層
によって区切られたトレンチが形成され、これらトレンチを介して上記第一およ
び第二導電タイプの不純物が上記半導体本体内に導入される。次に、上記シール
ド層が除去され、上記半導体本体の表面に上記第二の導電タイプのソース領域お
よびドレイン領域が設けられる。
【０００３】
上述の従来の方法の短所は、上記トレンチを介しての不純物の導入が上記ソー
ス領域およびドレイン領域の形成の前に行なわれ、上記ソース領域およびドレイ
ン領域の形成に不随して、約１０００℃での高温アニーリングが行なわれるため
、これらトレンチを介してそれ以前に導入されたこれら不純物が望ましくない再
拡散され、このためトランジスタの性能が害なわれることである。
ス領域およびドレイン領域の形成の前に行なわれ、上記ソース領域およびドレイ
ン領域の形成に不随して、約１０００℃での高温アニーリングが行なわれるため
、これらトレンチを介してそれ以前に導入されたこれら不純物が望ましくない再
拡散され、このためトランジスタの性能が害なわれることである。
【０００４】
本発明の一つの目的は、とりわけ、半導体本体内に局所的に導入された不純物
が製造過程の後の段階において望ましくない再拡散を受けないようなやり方にて
、上記トレンチを介して不純物を上記半導体本体内に局所的に導入することが可
能な半導体装置の製造方法を提供することである。
が製造過程の後の段階において望ましくない再拡散を受けないようなやり方にて
、上記トレンチを介して不純物を上記半導体本体内に局所的に導入することが可
能な半導体装置の製造方法を提供することである。
【０００５】
本発明によると、この目的は上記半導体の表面上に構造体を設けることで達成
される。この構造体は凹部を持つ誘電層から成り、この凹部は上記半導体本体の
上記表面に設けられた第二の導電タイプのソース領域およびドレイン領域と整合
されるとともに、上記半導体本体の上記表面に対して実質的に垂直に延びる側壁
を持つ。この凹部内に、第一のサブ層とこの上の第二のサブ層から成る二重層が
設けられる。上記第二のサブ層の厚さの一部が上記第一のサブ層が露出されるま
で除去され、上記第一のサブ層が所定の深さまで、上記第二のサブ層および上記
凹部の上記側壁に対して選択的にエッチングされ、これによって上記半導体本体
の上記表面に実質的に垂直に延びるトレンチが形成される。これらトレンチを介
して上記第一の導電タイプの不純物が上記半導体本体内に導入され、これによっ
てポケットインプラントが形成される。
される。この構造体は凹部を持つ誘電層から成り、この凹部は上記半導体本体の
上記表面に設けられた第二の導電タイプのソース領域およびドレイン領域と整合
されるとともに、上記半導体本体の上記表面に対して実質的に垂直に延びる側壁
を持つ。この凹部内に、第一のサブ層とこの上の第二のサブ層から成る二重層が
設けられる。上記第二のサブ層の厚さの一部が上記第一のサブ層が露出されるま
で除去され、上記第一のサブ層が所定の深さまで、上記第二のサブ層および上記
凹部の上記側壁に対して選択的にエッチングされ、これによって上記半導体本体
の上記表面に実質的に垂直に延びるトレンチが形成される。これらトレンチを介
して上記第一の導電タイプの不純物が上記半導体本体内に導入され、これによっ
てポケットインプラントが形成される。
【０００６】
本発明による上述の手段によって、上記トレンチを介して上記半導体本体内に
局所的に導入される不純物が、上記ソース領域およびドレイン領域の形成に伴う
高温でのアニーリングに曝されることが回避される。こうして、局所的に導入さ
れる不純物の望ましくない再拡散の問題が解消される。
局所的に導入される不純物が、上記ソース領域およびドレイン領域の形成に伴う
高温でのアニーリングに曝されることが回避される。こうして、局所的に導入さ
れる不純物の望ましくない再拡散の問題が解消される。
【０００７】
上記ソース領域およびドレイン領域と整合する凹部を持つ上記誘電層から成る
構造体は、上記半導体の上記表面にソース領域とドレイン領域を設け、その後、
この上に上記ソース領域および上記ドレイン領域と整合する凹部を持つ誘電層を
設けることで得られる。勿論、これら凹部を上記ソース領域および上記ドレイン
領域と整合するように設けるためには高い精度が必要とされる。本発明の一つの
好ましい実施例においては、従って、上記構造体を得るために、ゲート形成領域
にパターン層が設けられ、このパターン層をマスクとして用いて上記第二の導電
タイプのソース領域およびドレイン領域が設けられ、その後、上記誘電層が上記
パターン層の隣において誘電層の厚さが上記パターンド層の厚さと実質的に等し
いかあるいはこれより高くなるように設けられ、この誘電層の厚さの一部が材料
除去処理にて上記パターン層が露出するまで除去され、その後、上記パターン層
が除去され、上記凹部が上記ソース領域および上記ドレイン領域と整合するよう
に設けられる。こうして、上記リセスは上記ソース領域およびドレイン領域に対
して自己整合的に設けられる。
構造体は、上記半導体の上記表面にソース領域とドレイン領域を設け、その後、
この上に上記ソース領域および上記ドレイン領域と整合する凹部を持つ誘電層を
設けることで得られる。勿論、これら凹部を上記ソース領域および上記ドレイン
領域と整合するように設けるためには高い精度が必要とされる。本発明の一つの
好ましい実施例においては、従って、上記構造体を得るために、ゲート形成領域
にパターン層が設けられ、このパターン層をマスクとして用いて上記第二の導電
タイプのソース領域およびドレイン領域が設けられ、その後、上記誘電層が上記
パターン層の隣において誘電層の厚さが上記パターンド層の厚さと実質的に等し
いかあるいはこれより高くなるように設けられ、この誘電層の厚さの一部が材料
除去処理にて上記パターン層が露出するまで除去され、その後、上記パターン層
が除去され、上記凹部が上記ソース領域および上記ドレイン領域と整合するよう
に設けられる。こうして、上記リセスは上記ソース領域およびドレイン領域に対
して自己整合的に設けられる。
【０００８】
本発明の方法のさらなる長所が他の従属クレームにおいて記載される。
【０００９】
以下では、本発明のこれらおよびその他の特徴を図面を用いて説明する。
【００１０】
以下では本発明がＭＯＳトランジスタに基づいて説明されるが、当業者におい
ては明らかなように、本発明はフローティングゲートトランジスタとも呼ばれる
フローティングゲートを備えるＭＯＳトランジスタ、あるいはＣＭＯＳおよびＢ
ＩＣＭＯＳ集積回路の製造にも同様に効果的に適用できる。
ては明らかなように、本発明はフローティングゲートトランジスタとも呼ばれる
フローティングゲートを備えるＭＯＳトランジスタ、あるいはＣＭＯＳおよびＢ
ＩＣＭＯＳ集積回路の製造にも同様に効果的に適用できる。
【００１１】
図１乃至図１３は、本発明の方法の第一の実施例を用いての半導体装置の製造
の一連の過程を断面図にて示す。
の一連の過程を断面図にて示す。
【００１２】
この過程は、第一の導電タイプの（不純物を）低濃度にドーピングされた半導
体本体１、本具体例では、例えば、ｐ型導電タイプの（不純物）を、例えば、１
×１０１５ｃｍ−３（なる濃度にてドーピングされた）シリコン本体から開始さ
れる（図１参照）。この半導体本体１の表面２に、比較的厚い酸化素子分離領域
３が設けられる。これら領域は、少なくとも一部分半導体本体１内に凹部が形成
されるように設けられ、これによって活性領域４が画定され、後に、この内部に
トランジスタ、本具体例ではｎチャネルMOSトランジスタが製造される。この厚
い酸化素子分離領域３はＬＯＣＯＳ（LOCal Oxidation of Silicon）あるいはＳ
ＴＩ（Shallow Trench Isolation）等の通常の方法にて形成される。その後、半
導体本体１の表面２に、例えば、シリコン酸化膜から成る層５が設けられ、この
層５の、この過程の後の段階において形成されるゲート領域、つまり、ゲート形
成領域（area of a planned gate）が、パターン層８にて覆われる。本具体例で
は、パターン層８は、第一のサブ層６と第二のサブ層７から成る２重層を堆積す
ることで得られる。第一のサブ層６は、例えば、多結晶シリコンから成り、これ
が、ドーパント、例えば、リン、あるいは場合によってはホウ素にてドーピング
され、この上に、例えば、シリコン窒化膜（silicon nitride）から成る第二の
サブ層７が堆積される。その後、この二重層が、例えば、通常のリソグラフィに
よってパターニングされる。シリコン窒化膜の代わりに、任意の他の適当な材料
、例えば、酸化アルミニウム（aluminum oxide）、あるいは材料の組合せを用い
ることもできる。多結晶シリコンの代わりに、アモルファスシリコンあるいは多
結晶ＳｉｘＧｅ１−ｘを用いることもできる。ここで、ｘは、０〜１の範囲内の
シリコンの割合を表す。上述のパターン層は、単一の層とすることもできるが、
多結晶シリコン、アモルファスシリコンあるいは多結晶ＳｉｘＧｅ１−ｘ、ある
いは他の適当な耐熱材料（refractory material）、例えば、シリコン窒化膜あ
るいは酸化アルミニウム膜から成る複合層とすることもできる。さらに、層５は
、ここでは、半導体本体を汚染および／あるいはエッチングに対して保護するた
めに設けられるが、絶対に必要なわけではない。パターン層８を設けた後、パタ
ーン層８の両側に、第二の反対の導電タイプ、本具体例ではｎ型導電タイプ、の
ソース／ドレイン領域９が、パターン層８および酸化素子分離領域３をマスクと
して、例えば、リンあるいはヒ素を、相対的に低濃度、自己整合的にイオンイン
プランテーション（self-aligned ion implantation）することで形成される。
体本体１、本具体例では、例えば、ｐ型導電タイプの（不純物）を、例えば、１
×１０１５ｃｍ−３（なる濃度にてドーピングされた）シリコン本体から開始さ
れる（図１参照）。この半導体本体１の表面２に、比較的厚い酸化素子分離領域
３が設けられる。これら領域は、少なくとも一部分半導体本体１内に凹部が形成
されるように設けられ、これによって活性領域４が画定され、後に、この内部に
トランジスタ、本具体例ではｎチャネルMOSトランジスタが製造される。この厚
い酸化素子分離領域３はＬＯＣＯＳ（LOCal Oxidation of Silicon）あるいはＳ
ＴＩ（Shallow Trench Isolation）等の通常の方法にて形成される。その後、半
導体本体１の表面２に、例えば、シリコン酸化膜から成る層５が設けられ、この
層５の、この過程の後の段階において形成されるゲート領域、つまり、ゲート形
成領域（area of a planned gate）が、パターン層８にて覆われる。本具体例で
は、パターン層８は、第一のサブ層６と第二のサブ層７から成る２重層を堆積す
ることで得られる。第一のサブ層６は、例えば、多結晶シリコンから成り、これ
が、ドーパント、例えば、リン、あるいは場合によってはホウ素にてドーピング
され、この上に、例えば、シリコン窒化膜（silicon nitride）から成る第二の
サブ層７が堆積される。その後、この二重層が、例えば、通常のリソグラフィに
よってパターニングされる。シリコン窒化膜の代わりに、任意の他の適当な材料
、例えば、酸化アルミニウム（aluminum oxide）、あるいは材料の組合せを用い
ることもできる。多結晶シリコンの代わりに、アモルファスシリコンあるいは多
結晶ＳｉｘＧｅ１−ｘを用いることもできる。ここで、ｘは、０〜１の範囲内の
シリコンの割合を表す。上述のパターン層は、単一の層とすることもできるが、
多結晶シリコン、アモルファスシリコンあるいは多結晶ＳｉｘＧｅ１−ｘ、ある
いは他の適当な耐熱材料（refractory material）、例えば、シリコン窒化膜あ
るいは酸化アルミニウム膜から成る複合層とすることもできる。さらに、層５は
、ここでは、半導体本体を汚染および／あるいはエッチングに対して保護するた
めに設けられるが、絶対に必要なわけではない。パターン層８を設けた後、パタ
ーン層８の両側に、第二の反対の導電タイプ、本具体例ではｎ型導電タイプ、の
ソース／ドレイン領域９が、パターン層８および酸化素子分離領域３をマスクと
して、例えば、リンあるいはヒ素を、相対的に低濃度、自己整合的にイオンイン
プランテーション（self-aligned ion implantation）することで形成される。
【００１３】
その後、パターン層８に、側壁スペーサ１０が、例えば、周知の方法にて、例
えば、シリコン酸化膜層の堆積と異方性エッチバックによって設けられる（図２
参照）。側壁スペーサ１０の形成の後、側壁スペーサ１０の両側に、第二の導電
タイプ、本具体例ではｎ型導電タイプの高濃度にドーピングされたソース領域１
１とドレイン領域１２が、酸化素子分離領域３、パターン層８および側壁スペー
サ１０をマスクとして、例えば、リンあるいはヒ素を、相対的に高濃度、自己整
合的にイオン打込みすることで形成される。このソース領域１１とドレイン領域
１２のイオン打ち込みに不随して、こうして打込まれた不純物を活性化するため
、および半導体本体１の格子の打込みによる損傷を修復するために、高温、例え
ば、約１０００℃でのアニーリングが行なわれる。半導体本体１の表面２の所に
チャネル１３が設けられるが、このチャネル１３はソース領域１１、９とドレイ
ン領域１２、９間に広がっていることに注意する。
えば、シリコン酸化膜層の堆積と異方性エッチバックによって設けられる（図２
参照）。側壁スペーサ１０の形成の後、側壁スペーサ１０の両側に、第二の導電
タイプ、本具体例ではｎ型導電タイプの高濃度にドーピングされたソース領域１
１とドレイン領域１２が、酸化素子分離領域３、パターン層８および側壁スペー
サ１０をマスクとして、例えば、リンあるいはヒ素を、相対的に高濃度、自己整
合的にイオン打込みすることで形成される。このソース領域１１とドレイン領域
１２のイオン打ち込みに不随して、こうして打込まれた不純物を活性化するため
、および半導体本体１の格子の打込みによる損傷を修復するために、高温、例え
ば、約１０００℃でのアニーリングが行なわれる。半導体本体１の表面２の所に
チャネル１３が設けられるが、このチャネル１３はソース領域１１、９とドレイ
ン領域１２、９間に広がっていることに注意する。
【００１４】
次に、図３に示すように、本具体例ではシリコン酸化膜から成る相対的に厚い
誘電層１４が、パターン層８の隣においてこの誘電層１４の厚さがパターン層８
の高さと実質的に等しいかそれ以上となるような方法にて設けられる。勿論、他
の適当な電気的絶縁材料、例えば、ＰＳＧ（phosphosilicate glass）あるいは
ＢＰＳＧ（borophosphosilicate glass）を用いることもできる。
誘電層１４が、パターン層８の隣においてこの誘電層１４の厚さがパターン層８
の高さと実質的に等しいかそれ以上となるような方法にて設けられる。勿論、他
の適当な電気的絶縁材料、例えば、ＰＳＧ（phosphosilicate glass）あるいは
ＢＰＳＧ（borophosphosilicate glass）を用いることもできる。
【００１５】
その後（図４）、誘電層１４の厚さの一部がパターン層８が露出するまで除去
される。これは、例えば、化学的機械研磨（chemical-mechanical polishing、C
MP）によって、例えば、市販の研磨剤を用いて達成される。この材料除去処理の
際、本具体例ではシリコン窒化膜から成る第二のサブ層７がストッパ層として機
能する。
される。これは、例えば、化学的機械研磨（chemical-mechanical polishing、C
MP）によって、例えば、市販の研磨剤を用いて達成される。この材料除去処理の
際、本具体例ではシリコン窒化膜から成る第二のサブ層７がストッパ層として機
能する。
【００１６】
次に、図５に示すように、第二のサブ層７と第一のサブ層６が２つの別個のエ
ッチング工程にて除去される。本具体例ではシリコン窒化膜から成る第二のサブ
層７は、例えば、熱い硫酸と硝酸の混合物を用いての湿式エッチングによって選
択的に除去される。本具体例では多結晶シリコンから成る第一のサブ層６は、例
えば、熱いＫＯＨを用いての湿式エッチング、あるいは、例えば、ＨＢｒ／Ｃｌ ２ を用いてのプラズマエッチングによって選択的に除去される。説明の例ではシ
リコン酸化膜から成る層５は、半導体本体を汚染および／あるいはエッチングに
対して保護するためにそのままにとどめられる。ただし、この層５をHFを用いて
のディップエッチ（dip-etch）にて除去することもできる。
ッチング工程にて除去される。本具体例ではシリコン窒化膜から成る第二のサブ
層７は、例えば、熱い硫酸と硝酸の混合物を用いての湿式エッチングによって選
択的に除去される。本具体例では多結晶シリコンから成る第一のサブ層６は、例
えば、熱いＫＯＨを用いての湿式エッチング、あるいは、例えば、ＨＢｒ／Ｃｌ ２ を用いてのプラズマエッチングによって選択的に除去される。説明の例ではシ
リコン酸化膜から成る層５は、半導体本体を汚染および／あるいはエッチングに
対して保護するためにそのままにとどめられる。ただし、この層５をHFを用いて
のディップエッチ（dip-etch）にて除去することもできる。
【００１７】
次のステップ（図６参照）において、本具体例では多結晶シリコンから成る追
加の層１５が通常の方法で設けられる。こうして凹部１６が設けられるが、この
凹部１６はソース領域１１、９およびドレイン領域１２、９と整合する一方、半
導体本体１の表面２に対して実質的に垂直に延びる側壁１７を持つ。こうして追
加の層１５によってリセス１６の側壁１７が形成される。
加の層１５が通常の方法で設けられる。こうして凹部１６が設けられるが、この
凹部１６はソース領域１１、９およびドレイン領域１２、９と整合する一方、半
導体本体１の表面２に対して実質的に垂直に延びる側壁１７を持つ。こうして追
加の層１５によってリセス１６の側壁１７が形成される。
【００１８】
次に、図７に示すように、第一のサブ層１８とこの上の第二のサブ層１９から
成る二重層２０が通常のやり方にて設けられる。本具体例では、第一のサブ層１
８は多結晶シリコンゲルマニウム合金（polycrystalline silicon germanium al
loy）ＳｉｘＧｅ１−ｘから成り、ここで、ｘは０から１の範囲内のシリコンの
割合を表し、第二のサブ層１９は多結晶シリコンから成る。
成る二重層２０が通常のやり方にて設けられる。本具体例では、第一のサブ層１
８は多結晶シリコンゲルマニウム合金（polycrystalline silicon germanium al
loy）ＳｉｘＧｅ１−ｘから成り、ここで、ｘは０から１の範囲内のシリコンの
割合を表し、第二のサブ層１９は多結晶シリコンから成る。
【００１９】
重要なことに、追加の層１５、第一のサブ層１８、および第二のサブ層１９の
材料は、第一のサブ層１８が追加の層１５並びに第二のサブ層１９に対して選択
的にエッチングできるように選択される。勿論、他の材料を上述の材料の代わり
に用いることもできる。例えば、追加の層１５および第二のサブ層１９には、例
えば、アルミニウムを用い、第一のサブ層１８には、例えば、シリコン窒化膜を
用いることもできる。勿論、追加の層１５と第二のサブ層１９は、必ずしも同一
の材料である必要はない。
材料は、第一のサブ層１８が追加の層１５並びに第二のサブ層１９に対して選択
的にエッチングできるように選択される。勿論、他の材料を上述の材料の代わり
に用いることもできる。例えば、追加の層１５および第二のサブ層１９には、例
えば、アルミニウムを用い、第一のサブ層１８には、例えば、シリコン窒化膜を
用いることもできる。勿論、追加の層１５と第二のサブ層１９は、必ずしも同一
の材料である必要はない。
【００２０】
次のステップ（図８参照）において、第二のサブ層１９の厚さの一部がマスク
レス過程（maskless process）にて、第一のサブ層１８が露出されるまで除去さ
れる。次に、第一のサブ層１８および追加の層１５がマスクレスを過程にて除去
され、これによって誘電層１４が露出される。これら層の任意の一つのマスクレ
ス除去（maskless removal）は、例えば、化学的機械研磨（CMP）にて、例えば
、市販の研磨材を用いて達成される。ただし、第一のサブ層１８および追加の層
１５のマスクレス除去は、これらの層はこの過程の後の段階でも除去できるため
（図９、１０参照）、必ずしもこの段階で行なう必要はない。
レス過程（maskless process）にて、第一のサブ層１８が露出されるまで除去さ
れる。次に、第一のサブ層１８および追加の層１５がマスクレスを過程にて除去
され、これによって誘電層１４が露出される。これら層の任意の一つのマスクレ
ス除去（maskless removal）は、例えば、化学的機械研磨（CMP）にて、例えば
、市販の研磨材を用いて達成される。ただし、第一のサブ層１８および追加の層
１５のマスクレス除去は、これらの層はこの過程の後の段階でも除去できるため
（図９、１０参照）、必ずしもこの段階で行なう必要はない。
【００２１】
次に、図９に示すように、本具体例では、多結晶シリコンゲルマニウム合金Ｓ
ｉｘＧｅ１−ｘから成る第一のサブ層１８が、説明の例では両方とも多結晶シリ
コンから成る第二のサブ層１９および追加の層１５に対して、選択的にエッチン
グされる。これは、ＨＢｒ／ＨＣｌ混合物を用いての異方プラズマエッチング、
あるいは、例えば、３５：２０：１０の比率のＨＮＯ３：Ｈ２Ｏ：ｄＨＦ(0.08%
)混合物を用いての湿式エッチングによって達成される。第一のサブ層１８を所
定の深さまで選択的にエッチングすることで、結果としてトレンチ２１が形成さ
れる。これらトレンチ２１は実質的に半導体本体１の表面２に対して垂直に延び
る。次のステップにおいて、半導体本体１に本具体例ではｐ型導電タイプから成
る第一の導電タイプのポケットインプラント（pocket implants）２２が形成さ
れる。これは、これらトレンチ２１を介してｐ型不純物、例えばホウ素（Ｂ）あ
るいはインジウム（In）を半導体本体１内に自己整合的に導入することで行なわ
れる。このｐ型不純物の導入は、好ましくは、矢印２３によって示されるように
イオンを打込むことで遂行され（ion implantation）、このイオン打込みに不随
して、例えば、こうして打込まれた不純物を活性化するために、例えば、約９０
０℃にて、例えば、約１０秒間、急速アニール（rapid thermal anneal、RTA）
処理が行なわれる。これとの関連で、ホウ素（B）の打込みは、約２〜２０keVの
範囲のエネルギーにて、約５×１０１３atoms/cm2の濃度（ドーズ）にて行なわ
れ、インジウム（In）の打込みは、約７〜１５０keVの範囲のエネルギーにて、
約５×１０１３atoms/cm2の濃度（ドーズ）にて行なわれる。当業者においては
明らかなように、ｐチャネルＭＯＳトランジスタの場合は、同様な理由により、
アンチモン（Sb）あるいはヒ素（As）が打込まれる。このときは、アンチモン（
Sb）の打込みは、約６．５〜１５５keVの範囲のエネルギーにて、約５×１０１
３atoms/cm2の濃度にて行なわれ、ヒ素（As）の打込みは、約６〜１１０keVの範
囲のエネルギーにて、約５×１０１３atoms/cm2の濃度にて行なわれる。結晶方
向および半導体本体１の平面に沿っての不純物の追加のチャネリングを助けるた
めに、イオンの打込みは、好ましくは、半導体本体１の表面２に実質的に垂直に
遂行される。
ｉｘＧｅ１−ｘから成る第一のサブ層１８が、説明の例では両方とも多結晶シリ
コンから成る第二のサブ層１９および追加の層１５に対して、選択的にエッチン
グされる。これは、ＨＢｒ／ＨＣｌ混合物を用いての異方プラズマエッチング、
あるいは、例えば、３５：２０：１０の比率のＨＮＯ３：Ｈ２Ｏ：ｄＨＦ(0.08%
)混合物を用いての湿式エッチングによって達成される。第一のサブ層１８を所
定の深さまで選択的にエッチングすることで、結果としてトレンチ２１が形成さ
れる。これらトレンチ２１は実質的に半導体本体１の表面２に対して垂直に延び
る。次のステップにおいて、半導体本体１に本具体例ではｐ型導電タイプから成
る第一の導電タイプのポケットインプラント（pocket implants）２２が形成さ
れる。これは、これらトレンチ２１を介してｐ型不純物、例えばホウ素（Ｂ）あ
るいはインジウム（In）を半導体本体１内に自己整合的に導入することで行なわ
れる。このｐ型不純物の導入は、好ましくは、矢印２３によって示されるように
イオンを打込むことで遂行され（ion implantation）、このイオン打込みに不随
して、例えば、こうして打込まれた不純物を活性化するために、例えば、約９０
０℃にて、例えば、約１０秒間、急速アニール（rapid thermal anneal、RTA）
処理が行なわれる。これとの関連で、ホウ素（B）の打込みは、約２〜２０keVの
範囲のエネルギーにて、約５×１０１３atoms/cm2の濃度（ドーズ）にて行なわ
れ、インジウム（In）の打込みは、約７〜１５０keVの範囲のエネルギーにて、
約５×１０１３atoms/cm2の濃度（ドーズ）にて行なわれる。当業者においては
明らかなように、ｐチャネルＭＯＳトランジスタの場合は、同様な理由により、
アンチモン（Sb）あるいはヒ素（As）が打込まれる。このときは、アンチモン（
Sb）の打込みは、約６．５〜１５５keVの範囲のエネルギーにて、約５×１０１
３atoms/cm2の濃度にて行なわれ、ヒ素（As）の打込みは、約６〜１１０keVの範
囲のエネルギーにて、約５×１０１３atoms/cm2の濃度にて行なわれる。結晶方
向および半導体本体１の平面に沿っての不純物の追加のチャネリングを助けるた
めに、イオンの打込みは、好ましくは、半導体本体１の表面２に実質的に垂直に
遂行される。
【００２２】
注目すべきことは、これら不純物はソース領域１１およびドレイン領域１２を
形成した後、従って、ソース領域およびドレイン領域の形成に伴う高温アニール
の後に、これらトレンチ２１を介して半導体本体１に導入されることである。こ
うして、これらトレンチを介して導入される不純物の望ましくない再拡散の問題
が阻止される。
形成した後、従って、ソース領域およびドレイン領域の形成に伴う高温アニール
の後に、これらトレンチ２１を介して半導体本体１に導入されることである。こ
うして、これらトレンチを介して導入される不純物の望ましくない再拡散の問題
が阻止される。
【００２３】
次に、図１０に示すように、二重層２０および追加の層１５が除去される。追
加の層１５の除去が異方的に遂行される場合は、これによって、二重層２０の第
一のサブ層１８および第二のサブ層１９も同時にリフトオフにて除去できる。本
具体例では多結晶シリコンから成る追加の層１５は、例えば、熱KOH溶液を用い
ての湿式エッチングによって、あるいは、例えば、ＣＦ４／Ｈｅ／Ｏ２混合物を
用いてのプラズマエッチングによって除去される。ただし、本具体例のように追
加の層１５および第二のサブ層１９が同一の材料から成る場合は、第二のサブ層
１９は追加の層１５と同時にエッチングされる。上述のやり方で、誘電層１４内
にもう一つの凹部２４が形成される。本具体例ではシリコン酸化膜から成る層５
は、そのままにとどめられ、これによってトランジスタのゲート誘電体が構成さ
れる。ただし、好ましくは、層５が汚染される恐れがあるために、これはいった
ん除去され、新たな絶縁層と取り替えられる。
加の層１５の除去が異方的に遂行される場合は、これによって、二重層２０の第
一のサブ層１８および第二のサブ層１９も同時にリフトオフにて除去できる。本
具体例では多結晶シリコンから成る追加の層１５は、例えば、熱KOH溶液を用い
ての湿式エッチングによって、あるいは、例えば、ＣＦ４／Ｈｅ／Ｏ２混合物を
用いてのプラズマエッチングによって除去される。ただし、本具体例のように追
加の層１５および第二のサブ層１９が同一の材料から成る場合は、第二のサブ層
１９は追加の層１５と同時にエッチングされる。上述のやり方で、誘電層１４内
にもう一つの凹部２４が形成される。本具体例ではシリコン酸化膜から成る層５
は、そのままにとどめられ、これによってトランジスタのゲート誘電体が構成さ
れる。ただし、好ましくは、層５が汚染される恐れがあるために、これはいった
ん除去され、新たな絶縁層と取り替えられる。
【００２４】
次に、図１１に示すように、トランジスタのゲート誘電体２６を構成する絶縁
層２５が設けられる。絶縁層２５はシリコン酸化膜から形成することもできるが
、ただし、より好ましくは、シリコン酸化膜のそれより高い誘電定数を持つ誘電
材、例えば、タンタル酸化膜、アルミニウム酸化膜あるいはシリコン窒化膜を用
いる。ゲート誘電体２６に対してシリコン酸化膜を用いる場合は、これは、例え
ば、シリコンの化学蒸着あるいは熱酸化によって得られる。タンタル酸化膜、ア
ルミニウム酸化膜およびシリコン窒化膜などの高誘電材料の場合は、例えば、化
学蒸着（CVD）によって設けられる。
層２５が設けられる。絶縁層２５はシリコン酸化膜から形成することもできるが
、ただし、より好ましくは、シリコン酸化膜のそれより高い誘電定数を持つ誘電
材、例えば、タンタル酸化膜、アルミニウム酸化膜あるいはシリコン窒化膜を用
いる。ゲート誘電体２６に対してシリコン酸化膜を用いる場合は、これは、例え
ば、シリコンの化学蒸着あるいは熱酸化によって得られる。タンタル酸化膜、ア
ルミニウム酸化膜およびシリコン窒化膜などの高誘電材料の場合は、例えば、化
学蒸着（CVD）によって設けられる。
【００２５】
次に、図１２に示すように、導電材２７が従来の方法にて設けられ、これによ
ってもう一つの凹部２４がゲート材にて満たされる。多結晶シリコン、アモルフ
ァスシリコン、あるいはＳｉｘＧｅ１−ｘなどを用いることもできるが、好まし
くは、導電層２７は、金属、例えば、アルミニウム、タングステン、銅あるいは
モリブデン、もしくは金属の組合せから形成される。導電層２７は、好ましくは
、接着層および／あるいはバリア層として機能する層とこの上に設けられる金属
、例えば、アルミニウム、タングステン銅あるいはモリブデン、もしくは金属の
組合せから成る層の二重層として設けられる。これとの関連で、接着層はTiから
形成され、バリア層はＴｉＮあるいはＴｉＷから形成される。
ってもう一つの凹部２４がゲート材にて満たされる。多結晶シリコン、アモルフ
ァスシリコン、あるいはＳｉｘＧｅ１−ｘなどを用いることもできるが、好まし
くは、導電層２７は、金属、例えば、アルミニウム、タングステン、銅あるいは
モリブデン、もしくは金属の組合せから形成される。導電層２７は、好ましくは
、接着層および／あるいはバリア層として機能する層とこの上に設けられる金属
、例えば、アルミニウム、タングステン銅あるいはモリブデン、もしくは金属の
組合せから成る層の二重層として設けられる。これとの関連で、接着層はTiから
形成され、バリア層はＴｉＮあるいはＴｉＷから形成される。
【００２６】
次のステップ（図１３参照）において、導電層２７がトランジスタのゲート２
８に整形される。これは、例えば、大きめのサイズのマスクを用いてエッチング
することで行なわれる。この場合は、ゲート２８の導電材が誘電層１４上に引き
延ばされ、この上に絶縁層２５が図１０に示すもう一つの凹部２４を超えて設け
られる。ただし、より好ましい方法においては、導電層２７がマスクレス過程に
て絶縁層２５が露出されるまで除去され、これによって誘電層１４内に凹み込む
ようにゲート２８が形成される。これは、必ずしも必要ではないが、絶縁層２５
が高い誘電定数の材料から成る場合は、余分な絶縁層２５がマスクレスに除去さ
れ、この結果として図１３のような構造が得られる。導電層２７のみのあるいは
導電層２７と絶縁層２５の両方のマスクレス除去は、例えば、化学的機械研磨（
CMP）によって、例えば、市販の研磨剤を用いて行なわれる。
８に整形される。これは、例えば、大きめのサイズのマスクを用いてエッチング
することで行なわれる。この場合は、ゲート２８の導電材が誘電層１４上に引き
延ばされ、この上に絶縁層２５が図１０に示すもう一つの凹部２４を超えて設け
られる。ただし、より好ましい方法においては、導電層２７がマスクレス過程に
て絶縁層２５が露出されるまで除去され、これによって誘電層１４内に凹み込む
ようにゲート２８が形成される。これは、必ずしも必要ではないが、絶縁層２５
が高い誘電定数の材料から成る場合は、余分な絶縁層２５がマスクレスに除去さ
れ、この結果として図１３のような構造が得られる。導電層２７のみのあるいは
導電層２７と絶縁層２５の両方のマスクレス除去は、例えば、化学的機械研磨（
CMP）によって、例えば、市販の研磨剤を用いて行なわれる。
【００２７】
最後に、半導体デバイスが、従来のＣＭＯＳ過程のフローステップ（図示なし
）にて、一つあるいは複数の層を用いて、酸化膜を堆積し、コンタクトを形成し
、相互接続を形成することで完結される。
）にて、一つあるいは複数の層を用いて、酸化膜を堆積し、コンタクトを形成し
、相互接続を形成することで完結される。
【００２８】
図１４乃至図２０は、本発明による方法の第二の実施例を用いた半導体装置の
製造における一連の段階を断面図にて示す。
製造における一連の段階を断面図にて示す。
【００２９】
図１４に示す構造は、図１乃至図５との関連で説明されたそれと類似する過程
を遂行することで得られる。ただし、この実施例は、前の実施例と、ｎチャネル
ＭＯＳトランジスタの代わりに、ｐチャネルＭＯＳトランジスタが製造される点
で異なる。こうして、第一の導電タイプの（不純物）を低い濃度にてドーピング
された半導体本体１、本具体例では、例えばｎ型導電タイプの（不純物）を、例
えば１×１０１５cm−３なる濃度にてドーピングされた、例えばシリコン本体の
表面２に、第二の反対の導電タイプ、本具体例ではｐ型導電タイプのソース領域
１１、９およびドレイン領域１２、９が設けられる。例えばシリコン酸化膜から
成る層５は、この例ではトランジスタのゲート誘電体２６を得るためにそのまま
に残される（図１４参照）。別の方法として、製造過程のこの段階で、層５をHF
を用いてのディップエッチにて除去し、トランジスタのゲート誘電体を構成する
新たな絶縁材にて置換することもできる。図１４に示すように、凹部１６が設け
られるが、これはソース領域１１、９およびドレイン領域１２、９と整合すると
ともに、半導体本体１の表面２に実質的に垂直に延びる側壁１７を持つ。こうし
て側壁スペーサ１０によって凹部１６の側壁１７が形成される。
を遂行することで得られる。ただし、この実施例は、前の実施例と、ｎチャネル
ＭＯＳトランジスタの代わりに、ｐチャネルＭＯＳトランジスタが製造される点
で異なる。こうして、第一の導電タイプの（不純物）を低い濃度にてドーピング
された半導体本体１、本具体例では、例えばｎ型導電タイプの（不純物）を、例
えば１×１０１５cm−３なる濃度にてドーピングされた、例えばシリコン本体の
表面２に、第二の反対の導電タイプ、本具体例ではｐ型導電タイプのソース領域
１１、９およびドレイン領域１２、９が設けられる。例えばシリコン酸化膜から
成る層５は、この例ではトランジスタのゲート誘電体２６を得るためにそのまま
に残される（図１４参照）。別の方法として、製造過程のこの段階で、層５をHF
を用いてのディップエッチにて除去し、トランジスタのゲート誘電体を構成する
新たな絶縁材にて置換することもできる。図１４に示すように、凹部１６が設け
られるが、これはソース領域１１、９およびドレイン領域１２、９と整合すると
ともに、半導体本体１の表面２に実質的に垂直に延びる側壁１７を持つ。こうし
て側壁スペーサ１０によって凹部１６の側壁１７が形成される。
【００３０】
次に、図１５に示すように、二重層２０が従来の方法で設けられる。この二重
層２０は第一のサブ層１８とこの上の第二のサブ層１９から成る。本具体例では
、第一のサブ層１８は、ホウ素がドープされた多結晶シリコンゲルマニウム合金
ＳｉｘＧｅ１−ｘから成り、ここで、ｘは０から１の範囲内のシリコンの割合を
表し、第二のサブ層１９は多結晶シリコンから成る。
層２０は第一のサブ層１８とこの上の第二のサブ層１９から成る。本具体例では
、第一のサブ層１８は、ホウ素がドープされた多結晶シリコンゲルマニウム合金
ＳｉｘＧｅ１−ｘから成り、ここで、ｘは０から１の範囲内のシリコンの割合を
表し、第二のサブ層１９は多結晶シリコンから成る。
【００３１】
第一のサブ層１８、第二のサブ層１９、および側壁スペーサ１０の材料は、第
一のサブ層１８が、本具体例では両方ともシリコン酸化膜から成る第二のサブ層
１９および側壁スペーサ１０に対して選択的にエッチングできるように選択され
る。勿論、他の材料の組合せを用いることもできる。一例として、第二のサブ層
１９には、例えば、シリコン窒化膜を用い、側壁スペーサ１０には、第二のサブ
層１８には、例えば、シリコン酸化膜を用い、第一のサブ層１８には、例えば、
アルミニウムを用いることもできる。
一のサブ層１８が、本具体例では両方ともシリコン酸化膜から成る第二のサブ層
１９および側壁スペーサ１０に対して選択的にエッチングできるように選択され
る。勿論、他の材料の組合せを用いることもできる。一例として、第二のサブ層
１９には、例えば、シリコン窒化膜を用い、側壁スペーサ１０には、第二のサブ
層１８には、例えば、シリコン酸化膜を用い、第一のサブ層１８には、例えば、
アルミニウムを用いることもできる。
【００３２】
次のステップ（図１６参照）において、第二のサブ層１９の厚さの一部が、マ
スクレス過程にて、第一のサブ層１８が露出されるまで除去され、この第一のサ
ブ層１８もマスクレスを過程にて除去され、これによって誘電層１４が露出され
る。これら層のマスクレス除去は、例えば、化学的機械研磨（CMP）にて、例え
ば、市販の研磨材を用いて達成される。ただし、第一のサブ層１８のマスクレス
除去は、これらの層はこの過程の後の段階でも除去できるため（図１７参照）、
必ずしもこの段階で行なう必要はない。
スクレス過程にて、第一のサブ層１８が露出されるまで除去され、この第一のサ
ブ層１８もマスクレスを過程にて除去され、これによって誘電層１４が露出され
る。これら層のマスクレス除去は、例えば、化学的機械研磨（CMP）にて、例え
ば、市販の研磨材を用いて達成される。ただし、第一のサブ層１８のマスクレス
除去は、これらの層はこの過程の後の段階でも除去できるため（図１７参照）、
必ずしもこの段階で行なう必要はない。
【００３３】
次に、図１７に示すように、本具体例では多結晶シリコンゲルマニウム合金Ｓ
ｉｘＧｅ１−ｘから成る第一のサブ層１８が、本具体例では多結晶シリコンから
成る第二のサブ層１９、および本具体例ではシリコン酸化膜から成る側壁スペー
サ１０に対して選択的にエッチングされる。これは、ＨＢｒ／ＨＣｌ混合物を用
いての異方プラズマエッチング、あるいは、例えば、３５：２０：１０の比率の
ＨＮＯ３：Ｈ２Ｏ：ｄＨＦ(0.08%)混合物を用いての湿式エッチングによって達
成される。第一のサブ層１８を所定の深さまで選択的にエッチングすることで、
結果として、トレンチ２１が形成される。これらトレンチ２１は実質的に半導体
本体１の表面２に対して垂直に延びる。次のステップにおいて、これらトレンチ
２１を介してｎ型不純物、例えばアンチモン（Sb）あるいはヒ素（As）を半導体
本体１内に自己整合的に導入することで、半導体本体１内に本具体例ではｎ型導
電タイプから成る第一の導電タイプのポケットインプラント２２が形成される。
このｎ型不純物の導入は、好ましくは、矢印２３によって示されるようにイオン
を打込むことで遂行され、このイオン打込みに不随して、例えば、こうして打込
まれた不純物を活性化するために、例えば、約900℃、例えば約10秒間の急速熱
アニール（RTA）処理が行なわれる。これとの関連で、アンチモン（Sb）の打込
みは、約６．５〜１５５keVの範囲のエネルギーにて、約５×１０１３atoms/cm2 の濃度（ドーズ）にて行なわれ、ヒ素（As）の打込みは、約６〜１１０keVの範
囲のエネルギーにて、約５×１０１３atoms/cm2の濃度にて行なわれる。当業者
においては明らかなように、ｎチャネルＭＯＳトランジスタの場合は、同様な理
由により、ホウ素（B）あるいはインジウム（In）が打込まれる。例えば、ホウ
素（B）の打込みは、約２〜２０keVの範囲のエネルギーにて、約５×１０１３at
oms/cm2の濃度にて行なわれ、インジウム（In）の打込みは、約７〜１５０keVの
範囲のエネルギーにて、約５×１０１３atoms/cm2の濃度にて行なわれる。結晶
方向および半導体本体１の平面に沿っての不純物の追加のチャネリングを助ける
ために、イオンの打込みは、好ましくは、半導体本体１の表面２に実質的に垂直
に遂行される。
ｉｘＧｅ１−ｘから成る第一のサブ層１８が、本具体例では多結晶シリコンから
成る第二のサブ層１９、および本具体例ではシリコン酸化膜から成る側壁スペー
サ１０に対して選択的にエッチングされる。これは、ＨＢｒ／ＨＣｌ混合物を用
いての異方プラズマエッチング、あるいは、例えば、３５：２０：１０の比率の
ＨＮＯ３：Ｈ２Ｏ：ｄＨＦ(0.08%)混合物を用いての湿式エッチングによって達
成される。第一のサブ層１８を所定の深さまで選択的にエッチングすることで、
結果として、トレンチ２１が形成される。これらトレンチ２１は実質的に半導体
本体１の表面２に対して垂直に延びる。次のステップにおいて、これらトレンチ
２１を介してｎ型不純物、例えばアンチモン（Sb）あるいはヒ素（As）を半導体
本体１内に自己整合的に導入することで、半導体本体１内に本具体例ではｎ型導
電タイプから成る第一の導電タイプのポケットインプラント２２が形成される。
このｎ型不純物の導入は、好ましくは、矢印２３によって示されるようにイオン
を打込むことで遂行され、このイオン打込みに不随して、例えば、こうして打込
まれた不純物を活性化するために、例えば、約900℃、例えば約10秒間の急速熱
アニール（RTA）処理が行なわれる。これとの関連で、アンチモン（Sb）の打込
みは、約６．５〜１５５keVの範囲のエネルギーにて、約５×１０１３atoms/cm2 の濃度（ドーズ）にて行なわれ、ヒ素（As）の打込みは、約６〜１１０keVの範
囲のエネルギーにて、約５×１０１３atoms/cm2の濃度にて行なわれる。当業者
においては明らかなように、ｎチャネルＭＯＳトランジスタの場合は、同様な理
由により、ホウ素（B）あるいはインジウム（In）が打込まれる。例えば、ホウ
素（B）の打込みは、約２〜２０keVの範囲のエネルギーにて、約５×１０１３at
oms/cm2の濃度にて行なわれ、インジウム（In）の打込みは、約７〜１５０keVの
範囲のエネルギーにて、約５×１０１３atoms/cm2の濃度にて行なわれる。結晶
方向および半導体本体１の平面に沿っての不純物の追加のチャネリングを助ける
ために、イオンの打込みは、好ましくは、半導体本体１の表面２に実質的に垂直
に遂行される。
【００３４】
注目すべきことに、これら不純物はソース領域１１およびドレイン領域１２の
形成の後、従って、ソース領域およびドレイン領域の形成に伴う高温アニールの
後に、これらトレンチ２１を介して半導体本体１に導入される。こうして、これ
らトレンチを介して導入される不純物の望ましくない再拡散の問題が阻止される
。
形成の後、従って、ソース領域およびドレイン領域の形成に伴う高温アニールの
後に、これらトレンチ２１を介して半導体本体１に導入される。こうして、これ
らトレンチを介して導入される不純物の望ましくない再拡散の問題が阻止される
。
【００３５】
次に、図１８に示すように、本具体例では多結晶シリコンから成る第二のサブ
層１９が除去される。第二のサブ層１９の除去は、例えば、熱KOH溶液を用いて
の湿式エッチング、あるいは、例えば、ＣＦ４／Ｈｅ／Ｏ２混合物を用いてのプ
ラズマエッチングによって達成さる。こうして、誘電層１４内にもう一つの凹部
２４が形成される。
層１９が除去される。第二のサブ層１９の除去は、例えば、熱KOH溶液を用いて
の湿式エッチング、あるいは、例えば、ＣＦ４／Ｈｅ／Ｏ２混合物を用いてのプ
ラズマエッチングによって達成さる。こうして、誘電層１４内にもう一つの凹部
２４が形成される。
【００３６】
次に、図１９に示すように、導電材２７が従来のやり方にて設けられ、これに
よってもう一つの凹部２４がゲート材にて満たされる。多結晶シリコン、アモル
ファスシリコン、あるいはＳｉｘＧｅ１−ｘなどを用いることもできるが、好ま
しくは、導電層２７は、金属、例えば、アルミニウム、タングステン、銅あるい
はモリブデン、もしくは金属の組合せから形成される。この場合、導電層２７は
、接着層および／あるいはバリア層として機能する層とこの上に設けられる金属
、例えば、アルミニウム、タングステン、銅あるいはモリブデン、もしくは金属
の組合せから成る層の二重層として設けられる。これとの関連で、接着層はＴｉ
から形成され、バリア層ＴｉＮあるいはＴｉＷから形成される。
よってもう一つの凹部２４がゲート材にて満たされる。多結晶シリコン、アモル
ファスシリコン、あるいはＳｉｘＧｅ１−ｘなどを用いることもできるが、好ま
しくは、導電層２７は、金属、例えば、アルミニウム、タングステン、銅あるい
はモリブデン、もしくは金属の組合せから形成される。この場合、導電層２７は
、接着層および／あるいはバリア層として機能する層とこの上に設けられる金属
、例えば、アルミニウム、タングステン、銅あるいはモリブデン、もしくは金属
の組合せから成る層の二重層として設けられる。これとの関連で、接着層はＴｉ
から形成され、バリア層ＴｉＮあるいはＴｉＷから形成される。
【００３７】
次のステップ（図２０）において、導電層２７が成形される。これは、例えば
、大きめのサイズのマスクを用いてエッチングすることで行なわれる。この場合
、導電層２７が誘電層１４上を図１８に示すもう一つの凹部２４を超えて引き延
ばされる。ただし、より好ましいやり方においては、導電層２７がマスクレス過
程にて誘電層１４が露出されるまで除去される。これは、例えば、化学的機械研
磨（CMP）によって、例えば、市販の研磨剤 を用いて行なわれる。第一のサブ層
１８とこの導電層２７が一体となってトランジスタのゲート２８を構成し、この
ゲート２８は誘電層１４内に凹み込むように形成される。
、大きめのサイズのマスクを用いてエッチングすることで行なわれる。この場合
、導電層２７が誘電層１４上を図１８に示すもう一つの凹部２４を超えて引き延
ばされる。ただし、より好ましいやり方においては、導電層２７がマスクレス過
程にて誘電層１４が露出されるまで除去される。これは、例えば、化学的機械研
磨（CMP）によって、例えば、市販の研磨剤 を用いて行なわれる。第一のサブ層
１８とこの導電層２７が一体となってトランジスタのゲート２８を構成し、この
ゲート２８は誘電層１４内に凹み込むように形成される。
【００３８】
最後に、半導体デバイスが、従来のCMOS過程のフローステップ（図示なし）に
て、一つあるいは複数の層にて、酸化膜を堆積し、コンタクトを形成し、相互接
続を形成することで完結される。
て、一つあるいは複数の層にて、酸化膜を堆積し、コンタクトを形成し、相互接
続を形成することで完結される。
【００３９】
上に説明の実施例は、いわゆる置換ゲート過程（replacement gate process）
に基づくが、これに関しては、とりわけ、"Sub-100nm gate length metal gate
NMOS transistors fabricated by a replacement gate process",written by Ch
atteriee et al. and published in IEDM 97 (1997),pp.821-824に説明されてい
るため、これも参照されたい。
に基づくが、これに関しては、とりわけ、"Sub-100nm gate length metal gate
NMOS transistors fabricated by a replacement gate process",written by Ch
atteriee et al. and published in IEDM 97 (1997),pp.821-824に説明されてい
るため、これも参照されたい。
【００４０】
勿論、本発明は上に説明の実施例に制限されるものではなく、当業者において
は本発明の範囲から逸脱することなく、様々なバリエーションが可能である。
は本発明の範囲から逸脱することなく、様々なバリエーションが可能である。
【００４１】
例えば、代替として絶縁層としての追加の層を半導体本体の表面に直接に設け
、この絶縁層によって最終的にトランジスタのゲート誘電体を形成することもで
きる。この場合、この追加の層は、ゲート誘電材として使用可能な材料から成り
、これに対して第一のサブ層が選択的に除去できる必要がある。同様に、追加の
層を用いずに、第一のサブ層を半導体本体の表面に直接に設け、この絶縁層によ
って最終的にトランジスタのゲート誘電体を形成することもできる。この場合、
第一のサブ層は、ゲート誘電材として使用可能な材料から成り、第二のサブ層お
よび側壁スペーサに対して選択的に除去できる必要がある。
、この絶縁層によって最終的にトランジスタのゲート誘電体を形成することもで
きる。この場合、この追加の層は、ゲート誘電材として使用可能な材料から成り
、これに対して第一のサブ層が選択的に除去できる必要がある。同様に、追加の
層を用いずに、第一のサブ層を半導体本体の表面に直接に設け、この絶縁層によ
って最終的にトランジスタのゲート誘電体を形成することもできる。この場合、
第一のサブ層は、ゲート誘電材として使用可能な材料から成り、第二のサブ層お
よび側壁スペーサに対して選択的に除去できる必要がある。
【００４２】
このポケットインプラントの形成の後、これら層に対して適当な材料が用いら
れた場合、追加の層、第一のサブ層（の残された部分）および第二のサブ層はそ
のまま残され、これらが一体となってトランジスタのゲートが構成される。同様
にして、追加の層が用いられない場合は、第一のサブ層（の残された部分）およ
び第二のサブ層がそのままに残され、これらが一体となってトランジスタのゲー
トが構成される。
れた場合、追加の層、第一のサブ層（の残された部分）および第二のサブ層はそ
のまま残され、これらが一体となってトランジスタのゲートが構成される。同様
にして、追加の層が用いられない場合は、第一のサブ層（の残された部分）およ
び第二のサブ層がそのままに残され、これらが一体となってトランジスタのゲー
トが構成される。
【００４３】
オプションとして、トランジスタのソース領域およびドレイン領域をエクテン
ション（拡張部）なしにインプラントすることもできる。上に説明の実施例にお
いては、活性領域は元の半導体本体の表面領域によって形成されるが、別の方法
として、この活性領域は、従来のｐあるいはｎウェルにて形成することもできる
。この場合、このウェルは、元の半導体本体の表面に隣接する領域を、ｎチャネ
ルあるいはｐチャネルトランジスタを得るのに適するドーピング濃度にてドーピ
ングすることで得られる。
ション（拡張部）なしにインプラントすることもできる。上に説明の実施例にお
いては、活性領域は元の半導体本体の表面領域によって形成されるが、別の方法
として、この活性領域は、従来のｐあるいはｎウェルにて形成することもできる
。この場合、このウェルは、元の半導体本体の表面に隣接する領域を、ｎチャネ
ルあるいはｐチャネルトランジスタを得るのに適するドーピング濃度にてドーピ
ングすることで得られる。
【図１】
本発明の方法による第一の実施例を用いた半導体装置の製造工程を示す断面図
。
。
【図２】
本発明の方法による第一の実施例を用いた半導体装置の製造工程を示す断面図
。
。
【図３】
本発明の方法による第一の実施例を用いた半導体装置の製造工程を示す断面図
。
。
【図４】
本発明の方法による第一の実施例を用いた半導体装置の製造工程を示す断面図
。
。
【図５】
本発明の方法による第一の実施例を用いた半導体装置の製造工程を示す断面図
。
。
【図６】
本発明の方法による第一の実施例を用いた半導体装置の製造工程を示す断面図
。
。
【図７】
本発明の方法による第一の実施例を用いた半導体装置の製造工程を示す断面図
。
。
【図８】
本発明の方法による第一の実施例を用いた半導体装置の製造工程を示す断面図
。
。
【図９】
本発明の方法による第一の実施例を用いた半導体装置の製造工程を示す断面図
。
。
【図１０】
本発明の方法による第一の実施例を用いた半導体装置の製造工程を示す断面図
。
。
【図１１】
本発明の方法による第一の実施例を用いた半導体装置の製造工程を示す断面図
。
。
【図１２】
本発明の方法による第一の実施例を用いた半導体装置の製造工程を示す断面図
。
。
【図１３】
本発明の方法による第一の実施例を用いた半導体装置の製造工程を示す断面図
。
。
【図１４】
本発明の方法による第二の実施例を用いた半導体装置の製造工程を示す断面図
。
。
【図１５】
本発明の方法による第二の実施例を用いた半導体装置の製造工程を示す断面図
。
。
【図１６】
本発明の方法による第二の実施例を用いた半導体装置の製造工程を示す断面図
。
。
【図１７】
本発明の方法による第二の実施例を用いた半導体装置の製造工程を示す断面図
。
。
【図１８】
本発明の方法による第二の実施例を用いた半導体装置の製造工程を示す断面図
。
。
【図１９】
本発明の方法による第二の実施例を用いた半導体装置の製造工程を示す断面図
。
。
【図２０】
本発明の方法による第二の実施例を用いた半導体装置の製造工程を示す断面図
。
。
１ 半導体本体
２ 表面
３ 酸化素子分離領域
４ 活性領域
５ シリコン酸化膜の層
６ 第一のサブ層
７ 第二のサブ層
８ パターン層
９ ソース／ドレイン領域（延長）
１０ 側壁スペーサ
１１ ソース領域
１２ ドレイン領域
１３ チャネル
１４ 誘電層
１５ 多結晶シリコン層
１６ 凹部
１７ 側壁
１８ 第一のサブ層
１９ 第二のサブ層
２０ 二重層
２１ トレンチ
２２ ポケットインプラント
２４ 凹部
２５ 絶縁層
２６ ゲート誘電体
２７ 導電層
２８ トランジスタのゲート
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/49
(81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，
ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ
Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＪＰ，Ｋ
Ｒ
(72)発明者 マリアン、エヌ．ウェブスター
オランダ国5656、アーアー、アインドーフ
ェン、プロフ．ホルストラーン、６
(72)発明者 チャールズ、ジェイ．ジェイ．ダチス
オランダ国5656、アーアー、アインドーフ
ェン、プロフ．ホルストラーン、６
Ｆターム(参考） 4M104 BB01 BB02 CC05 DD03 DD04
FF13 GG09 GG10 GG14
5F140 AA06 AA18 AB03 BA01 BC06
BD05 BD07 BD11 BD12 BE03
BE07 BE09 BE10 BE14 BF04
BF05 BF07 BF10 BF11 BF14
BF15 BF17 BF20 BF21 BF24
BF25 BF27 BG02 BG03 BG04
BG12 BG36 BG40 BG52 BG53
BG54 BH15 BH21 BH35 BK02
BK13 BK21 BK22 CB01 CB04
CC03 CE07
【要約の続き】
よって上記半導体本体（１）の上記表面（２）に実質的
に垂直に延びるトレンチ（２１）が形成される。これら
トレンチ（２１）を介して、上記第一の導電タイプの不
純物が上記半導体本体（１）内に導入され、これによっ
てポケットインプラトン（２２）が形成される。
Claims (16)
- 【請求項１】 第一の導電タイプの半導体本体の表面にトランジスタが設けられ、このトラン
ジスタがゲートを持ち、このゲートが半導体本体の表面に設けられたチャネルか
らゲート誘電体によって絶縁される半導体装置の製造方法であって、 前記表面の上に、凹部を持つ誘電層から成る構造体が設けられ、前記リセスは
、前記半導体本体の前記表面に設けられた第二の導電タイプのソース領域および
ドレイン領域と整合されるとともに前記半導体本体の前記表面に対して実質的に
垂直に延びる側壁を持ち、前記凹部内に第一のサブ層とこの上の第二のサブ層か
ら成る二重層が設けられ、前記第二のサブ層の厚さの一部が前記第一のサブ層が
露出されるまで除去され、前記第一のサブ層が所定の深さまで、前記第二のサブ
層および前記凹部の前記側壁に対して選択的にエッチングされ、これによって前
記半導体本体の前記表面に実質的に垂直に延びるトレンチが形成され、これらト
レンチを介して第一の導電タイプの不純物が前記半導体本体内に導入され、これ
によってポケットインプラントが形成されることを特徴とする半導体装置の製造
方法。 - 【請求項２】 前記ポケットインプラントの形成の後に、少なくとも前記第二のサブ層が除去
され、これによって他の凹部が設けられ、前記他の凹部がゲート材にて満たされ
た導電層が設けられることを特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記構造体を設けるためにゲート形成領域にパターン層が設けられ、このパタ
ーン層をマスクとして用いて前記第二の導電タイプのソース領域およびドレイン
領域が形成され、その後、前記誘電層が前記パターン層の隣において誘電層の厚
さが前記パターン層の厚さと実質的に等しいかあるいはこれより高くなるように
設けられ、前記誘電層の厚さの一部が材料除去処理によって前記パターン層が露
出するまで除去され、その後、前記パターン層が除去され、前記凹部が前記ソー
ス領域および前記ドレイン領域と整合するように設けられることを特徴とする請
求項２記載の半導体装置の製造方法。 - 【請求項４】 前記ポケットインプラントの形成の後、前記第二のサブ層のみが除去され、前
記第一のサブ層の少なくとも一部はそのままに残され、前記導電層が前記第一の
サブ層の前記残された部分の上に設けられることを特徴とする請求項２あるいは
３に記載の半導体装置の製造方法。 - 【請求項５】 前記トランジスタは前記半導体本体の前記表面にｐチャネルトランジスタとし
て設けられ、シリコンゲルマニウム合金が前記第一のサブ層として用いられるこ
とを特徴とする請求項４記載の半導体装置の製造方法。 - 【請求項６】 シリコン酸化膜が前記誘電層として用いられ、シリコンが前記第二のサブ層と
して用いられることを特徴とする請求項５記載の半導体装置の製造方法。 - 【請求項７】 前記パターン層の除去の後、追加の層が設けられ、この追加の層によって前記
ソース領域および前記ドレイン領域に対して整合された前記凹部の前記側壁が形
成されることを特徴とする請求項３記載の半導体装置の製造方法。 - 【請求項８】 シリコンが前記追加の層および前記第二のサブ層として用いられ、シリコンゲ
ルマニウム合金が前記第一のサブ層として用いられることを特徴とする請求項７
記載の半導体装置の製造方法。 - 【請求項９】 前記ポケットインプラントの形成の後に前記二重層および前記追加の層が除去
され、前記半導体本体の前記表面の所に前記ゲート誘電体が設けられ、この後に
、前記導電層が設けられることを特徴とする請求項７あるいは８に記載の半導体
装置の製造方法。 - 【請求項１０】 前記不純物が前記半導体本体内にイオンインプランテーションによって導入さ
れることを特徴とする請求項１乃至９のいずれかに記載の半導体装置の製造方法
。 - 【請求項１１】 前記イオンインプランテーションが実質的に前記半導体本体の前記表面に対し
て垂直に行われることを特徴とする請求項１０記載の半導体装置の製造方法。 - 【請求項１２】 前記トランジスタが前記半導体本体の前記表面にｎチャネルトランジスタとし
て設けられ、このトランジスタのポケットインプラントが、ホウ素あるいはイン
ジユウムを導入することで形成されることを特徴とする請求項１乃至１１のいず
れかに記載の半導体装置の製造方法。 - 【請求項１３】 前記トランジスタが前記半導体本体の前記表面にｐチャネルトランジスタとし
て設けられ、このトランジスタのポケットインプラントが、アンチモンあるいは
ヒ素を導入することで形成されることを特徴とする請求項１乃至１１のいずれか
に記載の半導体装置の製造方法。 - 【請求項１４】 前記導電層として、金属を有する層が設けられることを特徴とする請求項２乃
至１３のいずれかに記載の半導体装置の製造方法。 - 【請求項１５】 前記金属を有する層は、接着および／あるいはバリア層として機能する層とこ
の上の金属層を有する層から構成される二重層として形成されることを特徴とす
る請求項１４記載の半導体装置の製造方法。 - 【請求項１６】 前記金属はアルミニウム、タングステン、銅およびモリブデンから成る一群か
ら選択されることを特徴とする請求項１４あるいは１５に記載の半導体装置の製
造方法。
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