CN101557103B - 瞬态电压抑制器二极管及其制造方法 - Google Patents
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Abstract
本发明公开了一种瞬态电压抑制器二极管及其制造方法，该瞬态电压抑制器二极管包括一第一控向二极管、一第二控向二极管和一齐纳二极管，该第一控向二极管、该第二控向二极管和该齐纳二极管并联连接，该第一控向二极管和该第二控向二极管之间设有一输入/输出接口，该第一控向二极管和该齐纳二极管之间设有一电压信号线。该瞬态电压抑制器二极管具有超低电容值，且性能稳定，可实现大规模生产的需求。
Description
技术领域
本发明涉及一种二极管，特别是涉及一种瞬态电压抑制器二极管及其制造方法。
背景技术
随着人们生活水平的日益提高，消费者对各类消费电子产品(如手机，PDA，MP3，数码相机等)的功能也提出了更高的要求，增加产品功能特性、减小产品尺寸已成为电子产品的发展趋势。伴随迩来的是对系统集成电路芯片的要求越来越高：从单一功能的芯片发展到现在以系统芯片(System On aChip，SOC)为主流的多功能芯片。同时消费电子产品对产品功耗有着严格的限制，使得目前芯片的工作电压越来越低，目前以3.3V/2.5V为主。而随着多功能芯片的I/O(输入/输出)接口增加，工作电压的降低，芯片抗静电的能力也越来越差(一般仅为2KV)。为提高整个系统的防静电/抗浪涌电流能力，作为用以防静电/抗浪涌电流的保护器件，瞬态电压抑制器(TransientVoltage Suppressor，简称TVS)二极管已经广泛应用在各类消费电子产品中，以防止当产品系统外部产生瞬态高压静电或瞬态浪涌电流时，对该类产品中的内部芯片造成损害，直接影响产品的功能和可靠性。
传统的TVS二极管作为压敏电阻的替代保护器件，主要应用在消费内电子产品(如手机，PDA，MP3，数码相机等)中，与外部相连接的部分或重要的数据端口如键盘、侧键、电源线等部分，此类部分由于速度较慢，因此对TVS二极管的电容要求不高，一般在30pF以上。而目前的高端电子产品都装备了高速数据接口、高分辨率LCD屏，因此传统大电容值的TVS二极管已不能满足高速需求(一般在USB2.0传输中，数据传输速率达到480Mbps，所以需要静电放电(ESD)保护器件的电容极低，不能大于3pF)，从而影响整个系统信号的完整性要求，必须要开发出新型的超低电容TVS二极管，满足系统一方面对静电防护的需求，一方面又不影响整个系统信号的完整性。
普通的TVS二极管制备工艺如图1所示，其制备工艺如下简述：首先在N型浓衬底上注入P+杂质或先外延N-形成外延层后再注入P+杂质，或在P型浓衬底上注入N+杂质或先外延P-形成外延层后再注入N+杂质。机理是由其构成的PN结产生齐纳击穿，用以构成TVS二极管，但此类TVS二极管的电容值由PN结截面积和击穿电压决定，一般不小于30pF，而超低电容TVS器件对电容值的要求小于3pF，故不能采用此种制备工艺。
发明内容
本发明要解决的技术问题是为了克服现有技术中TVS二极管的电容值过高的缺陷，提供一种TVS二极管及其制造方法，该TVS二极管及其制造方法具有超低电容值。
本发明是通过下述技术方案来解决上述技术问题的：一种瞬态电压抑制器二极管，其包括一第一控向二极管、一第二控向二极管和一齐纳二极管，该第一控向二极管、该第二控向二极管和该齐纳二极管并联连接，该第一控向二极管和该第二控向二极管之间设有一输入/输出接口，该第一控向二极管和该齐纳二极管之间设有一电压信号线。
本发明的另一技术方案是提供一种瞬态电压抑制器二极管的制造方法，其包括以下步骤：
S1，提供一P型衬底，在该P型衬底上形成一硼深扩散区域；
S2，在该P型衬底形成多个N阱；
S3，在该P型衬底的上表面淀积一氮化硅层，并形成多个P型掺杂区；
S4，对应每一P型掺杂区形成一个场氧化层，并去除上述的氮化硅层；
S5，形成多个硼浅扩散区域，硼浅扩散区域形成在两个场氧化层之间；
S6，在硼深扩散区域和N阱中形成多个磷浅扩散区域；
S7，在该P型衬底的上表面淀积一内层介电层；
S8，在该内层介电层上形成多个接触孔；
S9，在该P型衬底的上表面淀积一金属层；
S10，对该金属层进行光刻及刻蚀后形成金属互连线；
S11，在该P型衬底的上表面淀积一钝化层；
S12，对该钝化层进行部分光刻及刻蚀。
其中，该第一控向二极管的P结和该第二控向二极管的N结连接。
其中，该P型衬底的电阻率为5-10ohm.cm，浓度为1-2E15/cm3。
其中，该形成硼深扩散区域的步骤S1包括以下过程：在P型衬底的一区域内离子注入5-8E14/cm2、40KeV的杂质硼，然后淀积厚度3000A四乙基原硅酸盐氧化层后，再进行热处理推进杂质硼。
其中，该热处理条件为在1200℃下通过氮气的条件下推进110-130分钟。
其中，该N阱的步骤S2包括以下过程：在P型衬底的多个区域内离子注入6-8E12/cm2、100KeV的杂质磷，并进行热处理推进N阱。
其中，该热处理条件为在1200℃时，先直接干氧氧化30-50分钟，然后在通氮气条件下推进70-100分钟。
其中，形成P型掺杂区的步骤S3包括以下过程：先光刻后形成打开区域，然后离子注入2-4E13/cm2、35KeV的杂质硼。
其中，该场氧化层的厚度约为9000-10000A。
其中，该形成多个硼浅扩散区域的步骤S5包括以下过程：离子注入5-7E15/cm2、80KeV的杂质硼，完成浅掺杂，然后在1050C的条件下推进约30分钟。
其中，该形成多个磷浅扩散区域的步骤S6包括以下过程：对N阱和硼深扩散区域进行光刻后，离子注入7-9E15/cm2，65KeV的杂质磷，完成浅掺杂，然后在950C的条件下推进约20分钟。
其中，该内层介电层包括厚度为1300A的非掺杂硅玻璃和厚度为6000A的硼磷硅玻璃。
其中，该淀积内层介电层的步骤S7包括以下过程：在400C条件下淀积非掺杂硅玻璃，时间为2-4秒；继续在400C条件下淀积硼磷硅玻璃，淀积时间为10-12秒；再在950℃条件下，湿氧氧化4-5分钟后，通氮气40-60分钟作平坦化处理。
其中，该金属层的组成为钛、氮化钛和铝化铜。
其中，该淀积金属层的步骤S9包括以下过程：先淀积厚度为344A的钛，再淀积厚度为700A的氮化钛，接着再淀积1.5um的铝化铜，其中铜含量约为0.5％。
其中，该淀积钝化层的步骤S11包括以下过程：用等离子体化学气相沉积的方法先淀积厚度为7000A的二氧化硅，再淀积厚度为5000A的氮化硅。
本发明的积极进步效果在于：本发明采用先进的集成电路制造工艺生产技术，极大提高了生产过程中的可控制性；而且，工艺流程简单，可以与现有的CMOS工艺完全兼容；并且，二极管器件性能稳定，可实现大规模生产的需求。
附图说明
图1为现有技术中的TVS二极管的结构示意图。
图2为本发明TVS二极管的基本电子线路应用图。
图3为杂质硼深扩散后的截面图。
图4为形成N阱后的截面图。
图5为形成P型掺杂区后的截面图。
图6为形成场氧化层后的截面图。
图7为形成硼浅扩散区域后的截面图。
图8为形成磷浅扩散区域后的截面图。
图9为淀积内层介电层后的截面图。
图10为形成接触孔后的截面图。
图11为淀积金属层后的截面图。
图12为金属层图形光刻与刻蚀后的截面图。
图13为淀积钝化层后的截面图。
图14为钝化层光刻和刻蚀后的截面图。
具体实施方式
下面结合附图给出本发明较佳实施例，以详细说明本发明的技术方案。
图2为本发明TVS二极管的基本电子线路应用图。如图2所示，本发明超低电容TVS二极管器分别包括为小面积、较高击穿电压的两个控向二极管----第一控向二极管D1和第二控向二极管D2，一为反向击穿电压6V的齐纳二极管Z，该第一控向二极管D1、该第二控向二极管D2和该齐纳二极管Z并联连接，该第一控向二极管D1和该第二控向二极管D2设有一I/O接口，该第一控向二极管D1的P结和该第二控向二极管D2的N结连接，该第一控向二极管D1和该齐纳二极管Z设有一电压信号线Vcc。当正向高压静电出现在I/O接口上时，第一控向二极管D1迅速导通，静电通过电压信号线Vcc释放；当反向高压静电出现在I/O接口上时，第二控向二极管D2迅速导通，静电通过Gnd信号线释放；从而保证系统内部芯片不受到浪涌电压冲击而损坏。同时由于控向二极管D1、D2的击穿电压高，截面积小的特点，使得I/O端口看到的电容值极低，而不影响数据正常传输时的完整性。而齐纳二极管Z是为保护电源和地之间的静电释放。
如图3-14所示，本发明TVS二极管具体的制造方法包括以下步骤：
步骤1：如图3所示，提供一P型衬底101，其电阻率为5-10ohm.cm，浓度约为1-2E15/cm3；在P型衬底101的一区域内离子注入5-8E14/cm2、40KeV的杂质硼，然后淀积厚度3000A四乙基原硅酸盐(tetraethyl orthosilicate，TEOS)氧化层后，再进行热处理推进杂质硼，形成一硼深扩散区域102，其中热处理条件为：1200℃下通过氮气的条件下推进110-130分钟。
步骤2：如图4所示，在P型衬底101的多个区域内离子注入6-8E12/cm2、100KeV的杂质磷，并进行热处理推进N阱，形多个N阱(NW)103，热处理条件为：在1200℃时，先直接干氧氧化30-50分钟，然后在通氮气条件下推进70-100分钟。
步骤3：如图5所示，光刻并生长厚度为410A的氧化层，然后P型衬底101上表面用低压化学气相淀积(LPCVD)工艺淀积厚度为1500A的氮化硅层104，再经光刻后形成打开区域，并离子注入2-4E13/cm2、35KeV的杂质硼，形成多个P型掺杂区105。
步骤4：如图6所示，在1000C热条件下，进行场氧化生长(时间先为20-30分钟干氧氧化，再250-350分钟湿氧氧化)形成多个场氧化层106，每个场氧化层106对应一P型掺杂区105。场氧化层106的厚度约为9000-10000A，然后再用湿法腐蚀去除步骤3中生长的氮化硅层104。
步骤5：如图7所示，离子注入5-7E15/cm2、80KeV的杂质硼，完成浅掺杂，然后在1050C的条件下，推进约30分钟，最后形成多个硼浅扩散区域107。
步骤6：如图8所示，对N阱(NW)103和硼深扩散区域102进行光刻后，离子注入7-9E15/cm2，65KeV的杂质磷，完成浅掺杂，然后在950C的条件下，推进约20分钟，最后形成多个磷浅扩散区域108。
步骤7：如图9所示，该P型衬底的上表面的所有区域内淀积一内层介电层109(inter-layer dielectric，ILD)，该内层介电层109包括厚度为1300A的非掺杂硅玻璃(Un-doped Silicate Glass，USG)和厚度为6000A的硼磷硅玻璃(Boro Phospho Silicate Glass，BPSG)，并对BPSG进行热平坦化(Reflow)，具体过程为：在400C条件下淀积USG、时间为2-4秒；继续在400C条件下淀积BPSG，淀积时间为10-12秒；再在950℃条件下，湿氧氧化4-5分钟后，通氮气40-60分钟作平坦化处理。
步骤8：如图10所示，对内层介电层109进行光刻及刻蚀，形成多个接触孔110。
步骤9：如图11所示，该P型衬底的上表面的所有区域内淀积一金属层111，该金属层的组成为钛(Ti)、氮化钛(TiN)和铝化铜(AlCu)，具体过程为：先淀积厚度为344A的钛(Ti)，再淀积厚度为700A的氮化钛(TiN)，接着再淀积1.5um的铝化铜(AlCu)，其中铜含量约为0.5％。
步骤10：如图12所示，对金属层111进行光刻及刻蚀后形成金属互连线；
步骤11：如图13所示，该P型衬底的上表面的所有区域内淀积一钝化层112，该钝化层112淀积过程为：用等离子体化学气相沉积(PECVD)的方法先淀积厚度为7000A的二氧化硅，再淀积厚度为5000A的氮化硅。
步骤12：如图14所示，在部分区域内保留钝化层，留作封装接触用，其余区域的钝化层经光刻及刻蚀后被去除，最后部分金属互连线与电压信号线Vcc、I/O接口连接，其余的金属互连线接地。从而可知，第一控向二极管D1和第二控向二极管D2分别包括一N阱103、两氧化层106、一硼浅扩散区域107和两磷浅扩散区域108，该齐纳二极管Z包括一硼深扩散区域102、四氧化层106、两硼浅扩散区域107和三磷浅扩散区域108。
综上所述，本发明在P-衬底上首先专门注入深的P型杂质，齐纳二极管制作在该P型杂质内；再如CMOS工艺一样形成N阱；控向二极管系列则分别制作在N阱和P-衬底上，均具有很小的结电容。每个有源区都用标准CMOS工艺的场氧化层隔离，以减少侧向漏电流。本发明的超低电容TVS器件，适用于：1)能用在新一代手机上作保护电路，并满足USB2.0接口、LCD和摄像电路模块之间数据的高速传送等，通常这些模块电路要求保护电路具有很小的电容，其电容不能大于3PF。2)使用在笔记本电脑，MP3播放器，及1394，硬盘ATA等高速数据线路中作为I/O保护。本发明采用先进的集成电路制造工艺生产技术，极大提高了生产过程中的可控制性；而且，工艺流程简单，可以与现有的CMOS工艺完全兼容；并且，二极管器件性能稳定，可实现大规模生产的需求。
虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改。因此，本发明的保护范围由所附权利要求书限定。
Claims (16)
1.一种瞬态电压抑制器二极管的制造方法，其特征在于，其包括以下步骤：
S1，提供一P型衬底，在该P型衬底上形成一硼深扩散区域；
S2，在该P型衬底形成多个N阱；
S3，在该P型衬底的上表面淀积一氮化硅层，并形成多个P型掺杂区；
S4，对应每一P型掺杂区形成一个场氧化层，并去除上述的氮化硅层；
S5，形成多个硼浅扩散区域，硼浅扩散区域形成在两个场氧化层之间；
S6，在硼深扩散区域和N阱中形成多个磷浅扩散区域；
S7，在该P型衬底的上表面淀积一内层介电层；
S8，在该内层介电层上形成多个接触孔；
S9，在该P型衬底的上表面淀积一金属层；
S10，对该金属层进行光刻及刻蚀后形成金属互连线；
S11，在该P型衬底的上表面淀积一钝化层；
S12，对该钝化层进行部分光刻及刻蚀。
2.如权利要求1所述的瞬态电压抑制器二极管的制造方法，其特征在于，该P型衬底的电阻率为5-10ohm.cm，浓度为1-2E15/cm3。
3.如权利要求1所述的瞬态电压抑制器二极管的制造方法，其特征在于，形成硼深扩散区域的步骤S1包括以下过程：在P型衬底的一区域内离子注入5-8E14/cm2、40KeV的杂质硼，然后淀积厚度
四乙基原硅酸盐氧化层后，再进行热处理推进杂质硼。
4.如权利要求3所述的瞬态电压抑制器二极管的制造方法，其特征在于，该热处理条件为在1200℃下通过氮气的条件下推进110-130分钟。
5.如权利要求1所述的瞬态电压抑制器二极管的制造方法，其特征在于，N阱的步骤S2包括以下过程：在P型衬底的多个区域内离子注入6-8E12/cm2、100KeV的杂质磷，并进行热处理推进N阱。
6.如权利要求5所述的瞬态电压抑制器二极管的制造方法，其特征在于，该热处理条件为在1200℃时，先直接干氧氧化30-50分钟，然后在通氮气条件下推进70-100分钟。
7.如权利要求1所述的瞬态电压抑制器二极管的制造方法，其特征在于，形成P型掺杂区的步骤S3包括以下过程：先光刻后形成打开区域，然后离子注入2-4E13/cm2、35KeV的杂质硼。
8.如权利要求1所述的瞬态电压抑制器二极管的制造方法，其特征在于，该场氧化层的厚度约为
9.如权利要求1所述的瞬态电压抑制器二极管的制造方法，其特征在于，形成多个硼浅扩散区域的步骤S5包括以下过程：离子注入5-7E15/cm2、80KeV的杂质硼，完成浅掺杂，然后在1050℃的条件下推进约30分钟。
10.如权利要求1所述的瞬态电压抑制器二极管的制造方法，其特征在于，形成多个磷浅扩散区域的步骤S6包括以下过程：对N阱和硼深扩散区域进行光刻后，离子注入7-9E15/cm2，65KeV的杂质磷，完成浅掺杂，然后在950℃的条件下推进约20分钟。
11.如权利要求1所述的瞬态电压抑制器二极管的制造方法，其特征在于，该内层介电层包括厚度为
的非掺杂硅玻璃和厚度为的硼磷硅玻璃。
12.如权利要求11所述的瞬态电压抑制器二极管的制造方法，其特征在于，淀积内层介电层的步骤S7包括以下过程：在400℃条件下淀积非掺杂硅玻璃，时间为2-4秒；继续在400℃条件下淀积硼磷硅玻璃，淀积时间为10-12秒；再在950℃条件下，湿氧氧化4-5分钟后，通氮气40-60分钟作平坦化处理。
13.如权利要求1所述的瞬态电压抑制器二极管的制造方法，其特征在于，该金属层的组成为钛、氮化钛和铝化铜。
14.如权利要求13所述的瞬态电压抑制器二极管的制造方法，其特征在于，淀积金属层的步骤S9包括以下过程：先淀积厚度为
的钛，再淀积厚度为
的氮化钛，接着再淀积1.5um的铝化铜，其中铜含量约为0.5％。
15.如权利要求1所述的瞬态电压抑制器二极管的制造方法，其特征在于，淀积钝化层的步骤S11包括以下过程：用等离子体化学气相沉积的方法先淀积厚度为的二氧化硅，再淀积厚度为
的氮化硅。
16.一种按照权利要求1所述的制造方法制得的瞬态电压抑制器二极管，其特征在于，其包括一第一控向二极管、一第二控向二极管和一齐纳二极管，该第一控向二极管与该第二控向二极管串联后与该齐纳二极管并联连接，其中该第一控向二极管的P结和该第二控向二极管的N结连接，该第一控向二极管的N结连接至一电压信号线，该第二控向二极管的P结接地，该齐纳二极管的P结接地，该齐纳二极管的N结连接至该电压信号线，其中，该第一控向二极管的P结和该第二控向二极管的N结均连接至一输入/输出接口。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: Transient voltage suppresser diode and manufacturing method thereof Effective date of registration: 20130110 Granted publication date: 20110914 Pledgee: Bank of China Limited by Share Ltd Shanghai Development Zone, Pudong branch Pledgor: Will Semiconductor Ltd. Registration number: 2012310000011 |
|
| PLDC | Enforcement, change and cancellation of contracts on pledge of patent right or utility model | ||
| PC01 | Cancellation of the registration of the contract for pledge of patent right |
Date of cancellation: 20160506 Granted publication date: 20110914 Pledgee: Bank of China Limited by Share Ltd Shanghai Development Zone, Pudong branch Pledgor: Will Semiconductor Ltd. Registration number: 2012310000011 |
|
| PLDC | Enforcement, change and cancellation of contracts on pledge of patent right or utility model |