CN102024774A

CN102024774A - 一种接触焊盘

Info

Publication number: CN102024774A
Application number: CN 200910195954
Authority: CN
Inventors: 何军
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2009-09-16
Filing date: 2009-09-16
Publication date: 2011-04-20
Anticipated expiration: 2029-09-16
Also published as: CN102024774B

Abstract

一种接触焊盘，属于半导体集成电路的保护电路设计领域。本发明提供的接触焊盘包括焊盘金属层，还包括：通过对有源区同时进行第一类型阱和第二类型阱的中和掺杂而形成的全耗尽层区域，所述全耗尽层区域位于所述焊盘金属层的正下方、并形成于半导体衬底的上表层。同现有技术相比，全耗尽层区域增大了接触焊盘的寄生电容的上电极与下电极之间的距离，降低了其寄生电容值；同时，该全耗尽层区域的制备可利用现有工艺中的离子注入，实现简单，无需额外的制程。

Description

一种接触焊盘

技术领域

本发明涉及半导体集成电路的保护电路设计领域，尤其是涉及一种接触焊盘。

背景技术

在半导体制造的封装技术领域，当集成电路制造完成以后，由形成于互联结构层表面的接触焊盘(Pad)与内部电路做电性连接，作为内部电路与外部信号间的介面，通常是以键合方式即金属线完成外部电路和接触焊盘的电性连接。

同时，随着芯片的特征尺寸不断减小，芯片的速度越来越快，对各种结构的寄生电容要求越来越高，寄生电容越小，芯片的运行速度、频率特性等更好。接触焊盘与半导体衬底之间由于存在介质层，以接触焊盘和半导体衬底作两电极可以形成一个寄生电容，由于接触焊盘的面积相对较大，其寄生电容对电路的影响不容忽视；由电容的计算公式可知，上下两电极之间的间距越大，电容越小。因此，现有技术中，通常采用增大焊盘和半导体衬底的间距来减小其寄生电容。

图1所示为现有技术中降低寄生电容的接触焊盘结构截面示意图。如图1所示，接触焊盘包括形成于半导体衬底20之上的浅沟槽隔离(STI)层21和形成于互连结构层30之中的焊盘金属层31，定义垂直于半导体衬底20的上表面方向为Z方向，焊盘金属层31形成于浅沟槽隔离层21的正上方，并且焊盘金属层31在A-A截面上的投影面积小于浅沟槽隔离层21在A-A截面的面积；焊盘金属层31在该图实施例中为复合金属层结构，它包括第一层焊盘金属层311、第二层焊盘金属层312以及用于连接第一层焊盘金属层与第二层焊盘金属层的若干个孔洞313，其中，第二层焊盘金属层可以是互连结构层30中的不同金属层，从而可以方便将互连结构层30中的内部金属线引出，并且通过孔洞的相互连接，顶层的第一层焊盘金属层在受外部应力的情况下不容易被剥离，具体实际应用中，焊盘金属层可能不仅包括两层。由于半导体衬底上分成了有源器件区200和接触焊盘区100，焊盘区100的半导体衬底中不形成器件，仅设置浅沟槽隔离层21。通过设置浅沟槽隔离层21，接触焊盘的焊盘金属层31与半导体衬底20之间的距离增大，从而降低了焊盘金属层31与半导体衬底20之间的寄生电容。

通过研究发现，现有技术的降低寄生电容的STI区具有明显的缺点：由于浅沟槽隔离层的形成需要CMP(Chemical Mechanical Planarization，化学机械平坦化)过程来完成，由于CMP有堞形(Dishing)效应，一般不容易实现在焊盘金属层正下方区域全部加STI层；此外，由于STI层的制备工艺特点，决定了STI层的高度(Z方向的深度)有限，这将限制上下两电极之间的间距值的扩大，进一步限制降低寄生电容的效果。同样的上述缺点存在于CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)器件中。

发明内容

本发明解决的问题是提供一种不限于STI技术的、能降低CMOS器件寄生电容的接触焊盘结构。

为解决上述问题，本发明提供以下技术方案：

一种接触焊盘，包括焊盘金属层，还包括：

通过对有源区同时进行第一类型阱和第二类型阱的中和掺杂而形成的全耗尽层区域，所述全耗尽层区域位于所述焊盘金属层的正下方、并形成于半导体衬底的上表层。

优选的，所述全耗尽层包括在第一类型阱和第二类型阱中垂直于半导体衬底上表面方向的N型掺杂区域和P型掺杂区域，所述N型掺杂区域的N型掺杂浓度与P型掺杂区域的P型掺杂浓度相互匹配，使所述第一类型阱和第二类型阱都形成全耗尽层区域。

优选的，所述全耗尽层区域在垂直于半导体衬底上表面方向的深度小于等于所述第一类型阱和第二类型阱的阱深。

优选的，所述第一类型阱为N阱，第二类型阱为P阱。

优选的，所述掺杂通过离子注入方式实现。

优选的，所述接触焊盘还包括形成于半导体衬底之中的浅沟槽隔离层，所述浅沟槽隔离层相邻位于所述全耗尽层区域之上。

优选的，所述焊盘金属层为两层或两层以上，所述焊盘金属层包括用于连接不同焊盘金属层的多个孔洞。

与现有技术相比，本发明具有以下优点：

CMOS器件中，通过在焊盘金属层的下方半导体衬底上表层的N阱、P阱中形成全耗尽层区域，全耗尽层区域等效于电容的中间介质层，从而使焊盘金属层与半导体衬底之间的距离增大，相当于增大了接触焊盘的寄生电容的上电极与下电极之间的距离，因此，降低了其寄生电容值。同时，其全耗尽层区域采用CMOS工艺中N阱、P阱注入对N阱、P阱进行中和掺杂的方法实现，无需额外的制程，且N阱、P阱的阱深一般远大于STI深度，接触焊盘与半导体衬底的隔离效果更好。

附图说明

图1是现有技术中降低寄生电容的接触焊盘结构截面示意图；

图2是本发明实施例中一种接触焊盘结构示意图；

图3是图2中全耗尽层区域沿Z方向的截面示意图；

图4是本发明实施例中另一种接触焊盘结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明实施例做进一步详细的说明。

图2所示为本发明为了减小COMS器件中的寄生电容而提供的一种接触焊盘结构示意图。如图2所示，该接触焊盘形成于衬底20和互连结构层30中，其中Z方向为垂直半导体衬底上表面的方向。互连结构层30包括多层金属层，接触焊盘包括焊盘金属层31，在该实施例，焊盘金属层31包括第一层焊盘金属层311、第二层焊盘金属层312以及用于连接第一层焊盘金属层和第二层焊盘金属层的孔洞313，其中，第一层焊盘金属层311形成于互连结构层的上表层，其上表面裸露于外用于与外部引线键合；第二层焊盘金属层312一般为需要引出的金属层，互连结构层之间包括多层金属层，通过形成接触焊盘的方式将内部金属层引出。第二层焊盘金属层312与第一层焊盘金属层311一般设置为同样形状大小。焊盘金属层的具体层数可以根据具体应用情境进行设置。

通常，在芯片的互连结构层30之下的半导体衬底20，半导体衬底20的上表层中，在焊盘金属层31的正下方，形成一个全耗尽层区域21。全耗尽层区域21和焊盘金属层31共同组成接触焊盘。由于全耗尽层区域中载流子浓度非常小，其不导电或者电阻非常高，其可以等效于电容的中间介质层。因此，该接触焊盘中，其寄生电容等效为第二层焊盘金属层312与半导体衬底20之间形成的电容。第二层焊盘金属层312与半导体衬底20之间的距离由于全耗尽层区域的存在，距离增大，其所增加的距离值等于全耗尽层区域的厚度，因此，该实施例的接触焊盘所产生的寄生电容相对较小。

图2中仅示出了存在一个接触焊盘的CMOS器件结构，在本领域技术人员实时本技术方案时，可根据实际需要设置接触焊盘的具体数量和排布方式，也可实现多个焊盘金属层公用一个全耗尽层区域形成多个接触焊盘的形式。

此外，半导体衬底可以根据具体情况选择N型或者P型，本发明对此并不做具体限定。

参见图3，示出了图2N阱或P阱中全耗尽层区域沿Z方向的截面示意图。可见，全耗尽层区域中形成有交叉排布的N型半导体掺杂区域301、303、305和P型半导体掺杂区域302、304。这是由于，在CMOS工艺中，由于器件隔离的要求，N阱与P阱的整体掺杂浓度和深度基本相似。当在焊垫金属层下方的有源区同时进行N阱和P阱的中和掺杂时，N阱中已注入的施主杂质与P阱中已注入的受主杂质基本被中和掉了，因此，N阱和P阱整体为电中性。在N阱和P阱纵向的局部区域即使存在尚未中和的残余杂质，其浓度也要下降至少一个数量级。这样，N阱和P阱中某些深度的残余施主杂质与相邻的残余的受主杂质在纵向形成一系列串联的PN结，PN节的内建电势会在结两边产生耗尽区。根据半导体常识可知，PN结两边中和掺杂的浓度越低，使得PN结两边的耗尽区宽度就越宽。在具体实施时，如果已知N阱中已注入的施主杂质浓度和P阱中已注入的受主杂质浓度，可以通过控制中和掺杂的杂质浓度，使得N阱和P阱中的掺杂区域为全耗尽区域。全耗尽层区域可以等效于电容的中间介质层。第二层焊盘金属层与半导体衬底之间的距离由于全耗尽层区域的存在，距离增大，其所增加的距离值等于全耗尽层区域的厚度，因此，该实施例的接触焊盘所产生的寄生电容相对较小。本实施例技术方案中，全耗尽层区域被划分为301～305五部分，其具体数量不受本发明的限制。

在CMOS工艺中，上述中和掺杂过程可以利用现有N阱和P阱离子注入工艺，因此，无需额外的制程，且N阱、P阱的阱深一般远大于STI深度，接触焊盘与半导体衬底的隔离效果更好。

除此之外，在本发明另一个实施例中，所述接触焊盘还包括形成于上述全耗尽层区域之上的浅沟槽隔离层40，如图4所示。通常，首先通过浅沟槽隔离工艺，在半导体衬底中形成浅沟槽隔离层40，在通过离子注入工艺，在浅沟槽隔离层40下方形成耗尽层区域21。所述耗尽层区域21的上表面与浅沟槽隔离层40的地面直接接触。在该实施例中，耗尽层区域形成于CMOS器件的N阱和P阱中。通过对浅沟槽隔离层下方的N阱和P阱同时进行中和掺杂时，N阱中已注入的施主杂质与P阱中已注入的受主杂质基本被中和掉了，因此，N阱和P阱整体为电中性。在N阱和P阱纵向的局部区域即使存在尚未中和的残余杂质，这样，N阱和P阱中某些深度的残余施主杂质与相邻的残余的受主杂质在纵向形成一系列串联的PN结，PN节的内建电势会在结两边产生耗尽区。PN结两边中和掺杂的浓度越低，使得PN结两边的耗尽区宽度就越宽。可以通过控制中和掺杂的杂质浓度，使得N阱和P阱中的掺杂区域为全耗尽区域。由于浅沟槽隔离层和耗尽层区域均等效于电容的中间介质层，因此，浅沟槽隔离层40和耗尽层区域21的存在使得焊盘金属层与半导体衬底之间的距离增大，同图2中仅存在耗尽层区域的情形相比，该实施例技术方案进一步降低了寄生电容值。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。

虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims

1.一种接触焊盘，包括焊盘金属层，其特征在于，还包括：

2.根据权利要求1所述的接触焊盘，其特征在于，所述全耗尽层包括在第一类型阱和第二类型阱中垂直于半导体衬底上表面方向的N型掺杂区域和P型掺杂区域，所述N型掺杂区域的N型掺杂浓度与P型掺杂区域的P型掺杂浓度相互匹配，使所述第一类型阱和第二类型阱都形成全耗尽层区域。

3.根据权利要求1所述的接触焊盘，其特征在于，所述全耗尽层区域在垂直于半导体衬底上表面方向的深度小于等于所述第一类型阱和第二类型阱的阱深。

4.根据权利要求1所述的接触焊盘，其特征在于，所述第一类型阱为N阱，第二类型阱为P阱。

5.根据权利要求1所述的接触焊盘，其特征在于，所述掺杂通过离子注入方式实现。

6.根据权利要求1-5中任一项所述的接触焊盘，其特征在于，所述接触焊盘还包括形成于半导体衬底之中的浅沟槽隔离层，所述浅沟槽隔离层相邻位于所述全耗尽层区域之上。

7.根据权利要求1-5中任一项所述的接触焊盘，其特征在于，所述焊盘金属层为两层或两层以上，所述焊盘金属层包括用于连接不同焊盘金属层的多个孔洞。