CN101656239B - 一种降低寄生电容的键合焊盘及其制备方法 - Google Patents
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Abstract
一种降低寄生电容的键合焊盘及其制备方法，属于半导体制造技术领域。本发明提供的键合焊盘包括焊盘金属层、通过半导体掺杂而形成的第一半导体掺杂阱区、在第一半导体掺杂阱区中形成的第二半导体掺杂区和在第二半导体掺杂区上表层形成的第一半导体高掺杂区。第一半导体掺杂阱区与第二半导体掺杂区之间形成的结电容、第二半导体掺杂区与第一半导体高掺杂区之间形成结电容和第一半导体掺杂阱区与半导体衬底之间形成的结电容三者串联，降低了键合焊盘的等效寄生电容值；同时，第二半导体掺杂区制备方法简单，键合焊盘的制备工艺成本增加的很小。
Description
技术领域
本发明涉及半导体制造技术领域，具体涉及一种降低寄生电容的键合焊盘及其制备方法。
背景技术
在半导体制造技术领域中，通过键合焊盘(Bond-Pad)完成内部电路与外部信号间的电学连接。如果焊盘金属层只是附在电介质上，受到来自键合线的外部压力和拉力，焊盘金属层就有可能产生剥离(peeling-off)现象。为了避免这种剥离现象的发生，必须用连接焊盘金属层和衬底之间的接触(Contact)拴住焊盘金属层，因此衬底和焊盘金属层有电学连接。
键合焊盘的半导体衬底和半导体掺杂阱区之间存在结电容，由于键合焊盘的面积相对较大，该电容相应较大，又因为衬底和焊盘金属层有电学连接，该电容将影响芯片的运行速度和频率特性等性能，而随着芯片的特征尺寸不断变小，芯片的速度越来越快，对寄生电容要求越来越高，尤其是在混合信号和射频工艺中，要求键合焊盘的寄生电容尽可能的小。因此，需要一种键合焊盘，可以降低寄生电容且增加的制造成本很小。
图1所示为现有技术的防止剥离现象的键合焊盘结构截面示意图。定义垂直于半导体衬底上表层的方向为Z方向，平行于半导体衬底上表层的平面为XY平面。键合焊盘包括形成于半导体衬底20之上的第一半导体掺杂阱区21和在第一半导体掺杂阱区21中构图形成的第一半导体高掺杂区22，以及形成于互连金属层之中的焊盘金属层30；第一半导体高掺杂区22在XY平面的面积小于第一半导体掺杂阱区21在XY平面的面积；第一半导体掺杂阱区21和半导体衬底20之间形成寄生电容23；，焊盘金属层30形成于第一半导体高掺杂区22的正上方，并且焊盘金属层30在XY平面的面积小于第一半导体高掺杂区22在XY平面上的面积；焊盘金属层30在该图实施例中为复合金属层结构，它包括第一层焊盘金属层31、第二层焊盘金属层32、第三层焊盘金属层33以及用于连接第一半导体高掺杂区22与第一层焊盘金属层31的若干接触34、用于连接第一层焊盘金属层31与第二层焊盘金属层32若干通孔35、用于连接第二焊盘金属层32与第三焊盘金属层33的若干通孔36，接触34和第一半导体高掺杂区22之间形成欧姆接触。由于焊盘金属层30之下区域的半导体衬底都用来形成第一半导体掺杂阱区21，所以，半导体分成了有源器件区200和键合焊盘区100，键合焊盘区100的半导体衬底20中不形成器件。
发明内容
本发明要解决的技术问题是，以增加较小的制造成本来有效降低键合焊盘的寄生电容。
为解决以上技术问题，本发明提出一种键合焊盘，包括焊盘金属层、形成于半导体衬底上的第一半导体掺杂阱区、形成于第一半导体掺杂阱区中的第二半导体掺杂区和第一半导体高掺杂区，所述第二半导体掺杂区位于第一半导体高掺杂区的大致正下方，焊盘金属层通过若干接触连接于第一半导体高掺杂区，所述第二半导体掺杂区在平行于半导体衬底上表面的截面的面积小于第一半导体掺杂阱区在平行于半导体衬底上表面的截面的面积，所述第二半导体掺杂区使第一半导体高掺杂区和位于第二半导体掺杂区下方的第一半导体掺杂阱区之间电学隔离。
根据本发明提供的键合焊盘，如果第二半导体掺杂区在平行于半导体衬底上表面的截面的面积大于或等于第一半导体掺杂阱区在平行于半导体衬底上表面的截面的面积，那么第二半导体掺杂区和半导体衬底有电学连接，第一半导体掺杂阱区与第二半导体掺杂区之间形成的结电容和第二半导体掺杂区与第一半导体高掺杂区之间形成的结电容被短路，不能起到降低等效寄生电容的作用。
所述第二半导体掺杂区的掺杂浓度和第一半导体掺杂阱区的掺杂浓度相互匹配，使在第二半导体掺杂区四周的、大致同一高度的第一半导体掺杂阱区形成使第一半导体高掺杂区和位于第二半导体掺杂区下方的第一半导体掺杂阱区之间电学隔离的全耗尽区；如果没有形成所述全耗尽区，那么第一半导体高掺杂区和第二半导体掺杂区下方的第一半导体掺杂阱区之间有电学连接，第一半导体掺杂阱区与第二半导体掺杂区之间形成的结电容和第二半导体掺杂区与第一半导体高掺杂区之间形成的结电容被短路，不能起到降低等效寄生电容的作用。
作为较佳技术方案，所述第一半导体掺杂阱区和所述第一半导体高掺杂区为N型半导体掺杂，所述第二半导体掺杂区为P型半导体掺杂，所述P型半导体掺杂为形成P型静电放电(P E1ectro-Static discharge，PESD)区的掺杂，因为制造PESD区的工艺和现有工艺兼容，容易实现，且制造成本低。
所述第一半导体高掺杂区在平行于半导体衬底上表面的截面的面积小于第一半导体掺杂阱区在平行于半导体衬底上表面的截面的面积。
所述焊盘金属层是一层或者一层以上，包括用于连接底层焊盘金属层和第一半导体高掺杂区的若干接触，当所述焊盘金属层是两层或者两层以上时，还包括用于连接不同焊盘金属层之间的若干通孔。
所述焊盘金属层在平行于半导体衬底上表面的截面的面积小于或等于第一半导体高掺杂区在平行于半导体衬底上表面的截面的面积。
所述第一半导体掺杂阱区、第二半导体掺杂区和第一半导体高掺杂区通过离子注入实现。
所述第一半导体掺杂阱区在垂直于半导体衬底上表面方向的厚度范围为0.4μm至2μm，所述第二半导体掺杂区在垂直于半导体衬底上表面方向的厚度范围为0.3μm至1μm，所述第一半导体高掺杂区在垂直于半导体衬底上表面方向的厚度范围为0.1μm至0.8μm。
所述第二半导体掺杂区在平行于半导体衬底上表面的截面图形为长方形，在垂直于半导体衬底上表面的截面图形为长方形；所述第二半导体掺杂区在平行于半导体衬底上表面的截面图形为正方形，在垂直于半导体衬底上表面的截面图形为正方形。
本发明同时提供该键合焊盘的制备方法，其特征在于，包括以下步骤：
(1)提供半导体衬底，在所述半导体衬底的上表层通过半导体掺杂，形成第一半导体掺杂阱区；
(2)在所述第一半导体掺杂阱区中通过半导体掺杂形成第二半导体掺杂区；所述第二半导体掺杂区在平行于半导体衬底上表面的截面的面积小于第一半导体掺杂阱区在平行于半导体衬底上表面的截面的面积；
(3)在所述第二半导体掺杂区的上表层通过半导体掺杂形成第一半导体高掺杂区；所述第二半导体掺杂区使第一半导体高掺杂区和位于第二半导体掺杂区下方的第一半导体掺杂阱区之间电学隔离；
(4)在所述第一半导体高掺杂区的正上方构图形成焊盘金属层。
所述第二半导体掺杂区的掺杂浓度和第一半导体掺杂阱区的掺杂浓度相互匹配，使在第二半导体掺杂区四周的、大致同一高度的第一半导体掺杂阱区形成使第一半导体高掺杂区和位于第二半导体掺杂区下方的第一半导体掺杂阱区之间电学隔离的全耗尽区。如果没有形成所述全耗尽区，那么第一半导体高掺杂区和第二半导体掺杂区下方的第一半导体掺杂阱区之间有电学连接，第一半导体掺杂阱区与第二半导体掺杂区之间形成的结电容和第二半导体掺杂区与第一半导体高掺杂区之间的结电容被短路，不能起到降低等效寄生电容的作用。
作为较佳制备方法，所述半导体衬底为P型，第一半导体掺杂为N型半导体掺杂，第二半导体掺杂为P型半导体掺杂，所述P型半导体掺杂为形成P型静电放电区的掺杂，因为制造PESD区的工艺和现有工艺兼容，容易实现，且制造成本低。
所述第一半导体高掺杂区在平行于半导体衬底上表面的截面的面积小于第一半导体掺杂阱区在平行于半导体衬底上表面的截面的面积。
所述焊盘金属层是一层或者一层以上，包括用于连接底层焊盘金属层和第一半导体高掺杂区的若干接触，当所述焊盘金属层是两层或者两层以上时，还包括用于连接不同焊盘金属层之间的若干通孔。作为较佳制备方法，所述焊盘金属层为三层。
根据本发明提供的制备方法，其中，所述步骤(4)通过以下步骤实现：
(4a)在所述第一半导体高掺杂区的上方构图形成若干接触；
(4b)在预定的第一层金属层中构图形成第一层焊盘金属层，以及用于连接第一层焊盘金属层和第二层焊盘金属层的若干通孔；
(4c)在预定的第二层金属层中构图形成第二层焊盘金属层，以及用于连接第二层焊盘金属层和第三层焊盘金属层的若干通孔；
(4d)在预定的第三层金属层中构图形成第三层焊盘金属层。
根据本发明提供的制备方法，所述焊盘金属层在平行于半导体衬底上表面的截面的面积小于或等于第一半导体高掺杂区在平行于半导体衬底上表面的截面的面积。
根据本发明提供的制备方法，所述半导体掺杂通过离子注入实现。所述形成第一半导体掺杂阱区的半导体掺杂和在半导体的有源器件区上形成MOS器件时的形成第一半导体掺杂阱区的半导体掺杂同步进行，所述形成第二半导体掺杂区的半导体掺杂和在半导体衬底的有源器件区上的第二半导体掺杂区时的离子注入同步进行，所述形成第一半导体高掺杂区的半导体掺杂和在半导体衬底的有源器件区上形成MOS器件时的形成半导体高掺杂区的半导体高掺杂同步进行。
所述构图形成焊盘金属层和在半导体衬底的有源器件区上形成互连金属层同步进行。
本发明的技术效果是，通过在键合焊盘的第一半导体掺杂阱区中形成第二半导体掺杂区和在第二半导体掺杂区的上表层形成第一半导体高掺杂区，使第一半导体掺杂阱区与第二半导体掺杂区之间形成结电容，第二半导体掺杂区与第一半导体高掺杂区之间形成结电容，相当于所述两个结电容和半导体衬底与第一半导体掺杂阱区之间形成的结电容三者串联，根据电子电路的串联电容公式(1)，
串联后的有效电容值小于串联电容中的任何一个电容，使第二半导体掺杂区的掺杂浓度和第一半导体掺杂阱区的掺杂浓度相互匹配，使第一半导体高掺杂区的掺杂浓度和第二半导体掺杂区的掺杂浓度相互匹配，减小所述第一半导体掺杂阱区与第二半导体掺杂区之间形成的结电容和第二半导体掺杂区与第一半导体高掺杂区之间形成的结电容，能较大程度地减小等效寄生电容值。因此采用本发明的键合焊盘的寄生电容值相对较小，能减小到现有技术的寄生电容值的一半左右。
同时，所述形成第二半导体掺杂区的半导体掺杂方法简单，与现有工艺兼容，且和在半导体衬底的有源器件区上的第二半导体掺杂区时的半导体掺杂同步进行，该键合焊盘的制备工艺成本增加很小。
采用所述较佳技术方案的技术效果更好，因为半导体衬底为P型的工艺较成熟，且制造PESD区的工艺和现有工艺兼容，可以和其他区域形成PESD区同时进行，容易实现，且制造成本低。
附图说明
图1是现有技术的为防止剥离现象的键合焊盘的结构示意图；
图2是本发明提供的键合焊盘的结构示意图；
图3是图2所示的键合焊盘的XY平面示意图；
图4是图2所示的键合焊盘的XZ平面示意图；
图5是图2所示的键合焊盘的制备方法的流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。
图2所示为本发明提供的键合焊盘的结构示意图，定义垂直于半导体衬底上表层的方向为Z方向，平行于半导体衬底上表层的平面为XY平面。该键合焊盘包括半导体衬底50和焊盘金属层60中。半导体衬底包括有源器件区的半导体衬底(图中未表示)和键合焊盘区的半导体衬底50，在半导体衬底50的上表层的区域上通过半导体掺杂，形成第一半导体掺杂阱区51，在第一半导体掺杂阱区51中通过半导体掺杂形成第二半导体掺杂区52，在第二半导体掺杂区52上表层通过半导体掺杂形成第一半导体高掺杂区53。在本实施例中，半导体掺杂通过离子注入实现，半导体衬底50为P型半导体，第一半导体为N型半导体，第二半导体为P型半导体，由于制造PESD区的工艺和现有工艺兼容，容易实现，且制造成本低，第二半导体掺杂区52为PESD区。
继续如图2所示，互连金属层包括焊盘金属层60和有源器件区的互连金属层(图中未表示)，焊盘金属层包括多层焊盘金属层、用于连接第一半导体高掺杂区和底层焊盘金属层的若干接触和用于多层焊盘金属层之间相互连接的若干通孔，在本实施例中，焊盘金属层60包括三层焊盘金属层，包括第一层焊盘金属层61、第二层焊盘金属层62、第三层焊盘金属层63以及用于连接第一半导体高掺杂区53和第一层焊盘金属层61的若干接触64、连接第一层焊盘金属层61和第二层焊盘金属层62的若干通孔65和用于连接第一层焊盘金属层61和第二层焊盘金属层62的若干通孔66，其中第三层焊盘金属层63形成于焊盘金属层60的上表层，其上表面裸露于外，用于与外部引线键合；顶层的第三层焊盘金属层63在受外部应力的情况下受第二层焊盘金属层62的牵制，而第二层焊盘金属层62受第一层焊盘金属层61的牵制，第一焊盘金属层61受半导体衬底50的牵制，从而焊盘金属层60不容易被剥离；第一层焊盘金属层61、第二焊盘金属层62和第三层焊盘金属层63可以通过大马士革工艺或者金属刻蚀工艺构图形成。焊盘金属层的具体层数不受本发明限制，可以是一层或者一层以上。
第一半导体高掺杂区53在XY截面上的图形为长方形，第二半导体掺杂区52在XY截面上的图形为长方形，但是其具体形状不受本发明限制，只要第二半导体掺杂区52在XY截面上的面积小于第一半导体掺杂阱区51在XY截面上的面积，第一半导体高掺杂区53在XY截面上的面积小于第一半导体掺杂阱区51在XY截面上的面积。
在本实施例中，通过使第二半导体掺杂区52的掺杂浓度相互匹配和第一半导体掺杂阱区51的掺杂浓度，使在第二半导体掺杂区52四周的、大致同一高度的第一半导体掺杂阱区形成使第一半导体高掺杂区53和位于第二半导体掺杂区下方的第一半导体掺杂阱区之间电学隔离的全耗尽区54，如果没有形成全耗尽区54，那么第一半导体高掺杂区53和第二半导体掺杂区52下方的第一半导体掺杂阱区有电学连接，第一半导体掺杂阱区51与第二半导体掺杂区52之间形成的结电容56和第二半导体掺杂区52与第一半导体高掺杂区53之间形成结电容57被短路，不能起到降低等效寄生电容的作用。
在本实施例的键合焊盘中，其等效寄生电容为半导体衬底50和第一半导体掺杂阱区51之间形成的结电容55、第一半导体掺杂阱区51与第二半导体掺杂区52之间形成的结电容56以及第二半导体掺杂区52与第一半导体高掺杂区53之间形成的结电容57三者串联而成。根据电子电路的串联电容公式(1)，
串联后的有效电容值小于串联电容中的任何一个电容，因此结电容55串联结电容56和结电容57后能有效减小键合焊盘的等效寄生电容，使第二半导体掺杂区的掺杂浓度和第一半导体掺杂阱区的掺杂浓度相互匹配，使第一半导体高掺杂区的掺杂浓度和第二半导体掺杂区的掺杂浓度相互匹配，减小结电容56和结电容57，能较大程度地减小等效寄生电容值。因此，本实施例的键合焊盘所产生的寄生电容值相对较小，能减小到现有技术的寄生电容值的一半左右。
需要指出的是，在图2所示实施例中只是一个键合焊盘的示意图，任何多个该键合焊盘的排列形式不受本发明限制，甚至可以实现在多个键合焊盘排列的结构中，只要第二半导体掺杂区足够大，多个焊盘金属层可以共用一个第二半导体掺杂区形成多个键合焊盘。由于焊盘金属层之下区域的衬底都包括第二半导体掺杂区，所以，半导体衬底上分成了有源器件区200和键合焊盘区100，焊盘区100的半导体衬底中不形成器件。
图3所示为图2所示键合焊盘的XY平面示意图，图4所示为图2所示键合焊盘的XZ平面示意图。
另外需要指出的是通过离子注入掺杂有更好的区域图形准确性以及掺杂的深度更大，因此本实施例中优选离子注入方式掺杂。
进一步，本实施方式提供形成如图2所示实施例的键合焊盘的制备方法。
图5所示为本发明所提供的形成如图2所示实施例的键合焊盘的制备方法的流程图。如图5所示键合焊盘的制备方法包括以下步骤：
步骤S11，提供半导体衬底。
在图2所示实施例中，半导体衬底上不只是形成键合焊盘，半导体衬底包括用于形成MOS器件的有源器件区和用于形成键合焊盘的键合焊盘区。
步骤S12，在半导体衬底上表层通过半导体掺杂形成第一半导体掺杂阱区。
在该步骤中，掺杂过程可以和在半导体衬底上有源器件区的第一半导体掺杂阱区的半导体掺杂同步进行。例如，第一半导体掺杂为N型离子注入掺杂时，在定义半导体衬底其它区域形成MOS管N型掺杂区域时，可以同时定义第一半导体掺杂区图形及其面积，在对其它区域形成MOS管的N型离子注入掺杂时，同步进行第一半导体掺杂区的N型离子注入掺杂。
步骤S13，在第一半导体掺杂阱区中通过半导体掺杂形成第二半导体掺杂区。
在该步骤中，在第二半导体掺杂区四周的、大致同一高度的第一半导体掺杂阱区形成使第一半导体高掺杂区和位于第二半导体掺杂区下方的第一半导体掺杂阱区之间电学隔离的全耗尽区。需要指出的是，该步骤S13可以和有源器件区200的第二半导体掺杂工艺过程集成在一起，在图2所示实施例中，采用PESD掺杂，和有源器件区200的PESD掺杂工艺过程集成在一起，形成的第二半导体掺杂区为PESD区。体现出了该方法制备第二半导体掺杂区的低成本优势。
步骤S14，在第二半导体掺杂区的上表层通过半导体掺杂形成第一半导体高掺杂区。
在该步骤中，掺杂过程可以和在半导体衬底上有源器件区的第一半导体高掺杂同步进行。
因此，步骤S12、步骤S13和步骤S14都是可以和其它器件的掺杂工艺过程集成在一起的，体现出了该方法制备过程的低成本优势。
步骤S15，在第一半导体高掺杂区的上方形成若干接触。该步骤可以和在半导体衬底上有源器件区的接触形成过程同步进行。
步骤S16，在预定的第一层金属层中构图形成第一层焊盘金属层以及用于连接第一层焊盘金属层和第二层焊盘金属层的若干通孔。
在该步骤中，互连金属层中有层中间介质层，因此第一层焊盘金属层和通孔可以通过大马士革工艺或者金属刻蚀工艺构图形成，并且该步骤可以与在半导体衬底上有源器件区构图形成该层金属和通孔同步进行。
需要指出的是，焊盘金属层的具体层数不受本发明限制，可以是一层或者一层以上。在图2所示实施例中，采用三层焊盘金属层。
步骤S17，在预定的第二层金属层中构图形成第二层焊盘金属层以及用于连接第二层焊盘金属层和第三层焊盘金属层的若干通孔。
在该步骤中，互连金属层中有层中间介质层，因此第二层焊盘金属层和通孔可以通过大马士革工艺或者金属刻蚀工艺构图形成，并且该步骤可以与在半导体衬底上有源器件区构图形成该层金属和通孔同步进行。
步骤S18，在预定的第三层金属层中构图形成第三层焊盘金属层。
在该步骤中，互连金属层中有层中间介质层，因此第三层焊盘金属层和可以同时通过大马士革工艺或者金属刻蚀工艺构图形成，其中第三层焊盘金属层位于互连金属层的最上方，并且该步骤可以与在半导体衬底上有源器件区构图形成该层金属和通孔同步进行，
至此，图2所示的键合焊盘基本制备完成。
在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实施例。
Claims (26)
1.一种键合焊盘，包括焊盘金属层、形成于半导体衬底上的第一半导体掺杂阱区和形成于第一半导体掺杂阱区中的第一半导体高掺杂区，焊盘金属层通过若干接触连接于第一半导体高掺杂区，其特征在于，还包括第二半导体掺杂区，所述第二半导体掺杂区位于第一半导体掺杂阱区中、且位于第一半导体高掺杂区的大致正下方，所述第二半导体掺杂区在平行于半导体衬底上表面的截面的面积小于第一半导体掺杂阱区在平行于半导体衬底上表面的截面的面积，所述第二半导体掺杂区使第一半导体高掺杂区和位于第二半导体掺杂区下方的第一半导体掺杂阱区之间电学隔离。
2.根据权利要求1所述的键合焊盘，其特征在于，所述第二半导体掺杂区的掺杂浓度和第一半导体掺杂阱区的掺杂浓度相互匹配，使在第二半导体掺杂区四周的、大致同一高度的第一半导体掺杂阱区形成使第一半导体高掺杂区和位于第二半导体掺杂区下方的第一半导体掺杂阱区之间电学隔离的全耗尽区。
3.根据权利要求1所述的键合焊盘，其特征在于，所述半导体衬底为P型半导体衬底，所述第一半导体掺杂阱区和所述第一半导体高掺杂区为N型半导体掺杂，所述第二半导体掺杂区为P型半导体掺杂。
4.根据权利要求3所述的键合焊盘，其特征在于，所述P型半导体掺杂为形成P型静电放电区的掺杂。
5.根据权利要求1所述的键合焊盘，其特征在于，所述第一半导体高掺杂区在平行于半导体衬底上表面的截面的面积小于第一半导体掺杂阱区在平行于半导体衬底上表面的截面的面积。
6.根据权利要求1所述的键合焊盘，其特征在于，所述焊盘金属层是一层或一层以上，包括用于连接底层焊盘金属层和第一半导体高掺杂区的若干接触。
7.根据权利要求1或6所述的键合焊盘，其特征在于，所述焊盘金属层是两层或两层以上，包括用于连接底层焊盘金属层和第一半导体高掺杂区的若干接触以及用于连接不同焊盘金属层的若干通孔。
8.根据权利要求1所述的键合焊盘，其特征在于，所述焊盘金属层在平行于半导体衬底上表面的截面的面积小于或等于第一半导体高掺杂区在平行于半导体衬底上表面的截面的面积。
9.根据权利要求1所述的键合焊盘，其特征在于，所述第一半导体掺杂阱区、第二半导体掺杂区和第一半导体高掺杂区通过离子注入实现。
10.根据权利要求1所述的键合焊盘，其特征在于，第一半导体掺杂阱区在垂直于半导体衬底上表面方向的厚度范围为0.4μm至2μm。
11.根据权利要求1所述的键合焊盘，其特征在于，第二半导体掺杂区在垂直于半导体衬底上表面方向的厚度范围为0.3μm至1μm。
12.根据权利要求1所述的键合焊盘，其特征在于，第一半导体高掺杂区在垂直于半导体衬底上表面方向的厚度范围为0.1μm至0.8μm。
13.根据权利要求1所述的键合焊盘，其特征在于，所述第二半导体掺杂区在平行于半导体衬底上表面的截面图形为正方形。
14.根据权利要求1所述的键合焊盘，其特征在于，所述第二半导体掺杂区在平行于半导体衬底上表面的截面图形为长方形。
15.一种制备如权利要求1所述键合焊盘的方法，其特征在于，包括以下步骤：
(1)提供半导体衬底，在所述半导体衬底的上表层通过半导体掺杂，形成第一半导体掺杂阱区；
(2)在所述第一半导体掺杂阱区中通过半导体掺杂形成第二半导体掺杂区；所述第二半导体掺杂区在平行于半导体衬底上表面的截面的面积小于第一半导体掺杂阱区在平行于半导体衬底上表面的截面的面积；
(3)在所述第二半导体掺杂区的上表层通过半导体掺杂形成第一半导体高掺杂区；所述第二半导体掺杂区使第一半导体高掺杂区和位于第二半导体掺杂区下方的第一半导体掺杂阱区之间电学隔离；
(4)在所述第一半导体高掺杂区的正上方构图形成焊盘金属层。
16.根据权利要求15所述的方法，其特征在于，所述第二半导体掺杂区的掺杂浓度和第一半导体掺杂阱区的掺杂浓度相互匹配，使在第二半导体掺杂区四周的、大致同一高度的第一半导体掺杂阱区形成使第一半导体高掺杂区和位于第二半导体掺杂区下方的第一半导体掺杂阱区之间电学隔离的全耗尽区。
17.根据权利要求15所述的方法，其特征在于，所述半导体衬底为P型半导体衬底，所述形成第一半导体掺杂阱区和形成第一半导体高掺杂区的半导体掺杂为N型半导体掺杂，所述形成第二半导体掺杂区的半导体掺杂为P型半导体掺杂。
18.根据权利要求17所述的方法，其特征在于，所述P型半导体掺杂为形成P型静电放电区的掺杂。
19.根据权利要求15所述的方法，其特征在于，所述第一半导体高掺杂区在平行于半导体衬底上表面的截面的面积小于第一半导体掺杂阱区在平行于半导体衬底上表面的截面的面积。
20.根据权利要求15所述的方法，其特征在于，所述焊盘金属层是一层或一层以上，包括用于连接底层焊盘金属层和第一半导体高掺杂区的若干接触。
21.根据权利要求15或20所述的方法，其特征在于，所述焊盘金属层是两层或两层以上，包括用于连接底层焊盘金属层和第一半导体高掺杂区的若干接触以及用于连接不同焊盘金属层的若干通孔。
22.根据权利要求15所述的方法，其特征在于，所述步骤(4)通过以下步骤实现：
(4a)在所述第一半导体高掺杂区的上方构图形成若干接触；
(4b)在预定的第一层金属层中构图形成第一层焊盘金属层，以及用于连接第一层焊盘金属层和第二层焊盘金属层的若干通孔；
(4c)在预定的第二层金属层中构图形成第二层焊盘金属层，以及用于连接第二层焊盘金属层和第三层焊盘金属层的若干通孔；
(4d)在预定的第三层金属层中构图形成第三层焊盘金属层。
23.根据权利要求15所述的方法，其特征在于，所述焊盘金属层在平行于半导体衬底上表面的截面的面积小于或等于第一半导体高掺杂区在平行于半导体衬底上表面的截面的面积。
24.根据权利要求15所述的方法，其特征在于，所述半导体掺杂通过离子注入实现。
25.根据权利要求15所述的方法，其特征在于，所述半导体掺杂和在半导体衬底的有源器件区上形成MOS器件时的半导体掺杂同步进行。
26.根据权利要求15所述的方法，其特征在于，所述构图形成焊盘金属层和在半导体衬底的有源器件区上构图形成互连金属层同步进行。
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