CN103021936B - 一种双极电路的制造方法 - Google Patents

Abstract

本发明提供一种双极电路的制造方法，包括在提供的半导体衬底上淀积第一介质层，半导体衬底的外延层中形成有掺杂的深磷、第一类掺杂区、第二类掺杂区和上隔离；将接触孔图形及电容窗口图形合并到同一掩膜版上进行刻蚀，在形成的各层次上的第一介质层中形成接触孔，同时在第二类掺杂区上的第一介质层中形成所需的电容窗口；生长二氧化硅层，去净选取的部分电容窗口中的二氧化硅层，再去除淀积的部分氮化硅层，以保留所需的电容窗口内的氮化硅层，形成不同电容。本发明能缩短发射区退火工艺生产时间，解决特殊电路高低压模块中对电容值及电容耐压的要求以及解决发射区与接触孔光刻对位精度对产品的影响。

Description

一种双极电路的制造方法

技术领域

本发明属于半导体制造工艺技术领域，尤其涉及一种双极电路的制造方法。

背景技术

传统的双极电路工艺采用的制造方法流程结合图1到图8做详细的说明：

参见图1，形成底层：选取合适的衬底材料21；通过氧化、光刻、刻蚀、注入等工艺在所述衬底材料上形成电路所需的N型掺杂埋层22及P型掺杂下隔离23；通过外延工艺生成外延层24；氧化生成的第一氧化层26，用于对不需掺杂的区域做阻挡；采用光刻、刻蚀工艺在外延层24中形成深磷窗口，通过向深磷窗口进行磷扩散掺杂、退火氧化形成N型掺杂深磷28，用于减少器件电极串联电阻；再在外延层24中形成上隔离窗口，通过向上隔离窗口进行铜扩散掺杂、退火氧化形成P型掺杂上隔离25，形成上隔离25与下隔离23相连接的完整的隔离结构，在形成深磷和上隔离后所处的深磷窗口和上隔离窗口又重新会生长薄层的第二氧化层；参见图2，完成两步扩散掺杂后采用一定浓度的氢氟酸溶液漂洗(体积比为HF∶H2O＝1∶8)去净第一氧化层26和第二氧化层；参见图3，氧化生长的第三氧化层27(图中未示)，用于注入牺牲层，通过光刻、注入、扩散、退火等工艺在外延层24中形成多个第一类P型掺杂区271和第二类P型掺杂区272，并去除多余的第三氧化层27，第一类P型掺杂区71在后续工艺可形成NPN晶体管基区或PNP晶体管集电区与发射区，第二类P型掺杂区272在后续工艺可形成电阻及电容器件。

参见图4，在所述底层上淀积的底层氧化硅薄膜中分步形成电容窗口和NPN晶体管的引线孔为例：通过注入对晶体管的发射区216进行掺杂；采用化学气相淀积的方式生成底层氧化硅薄膜29，作为引线孔的介质材料；参见图5，在H2/O2气氛下通过低温退火对淀积的底层氧化硅薄膜进行增密；完成底层氧化硅薄膜的增密后，接着通过光刻、刻蚀等工艺完成电容窗口211刻蚀；参见图6，然后在电容窗口211及底层氧化硅薄膜29上淀积完电容介质材料214(电容介质材料为氮化硅层，或在生长氮化硅层之间先生长二氧化硅层)；淀积完电容介质材料后，采用光刻、刻蚀等工艺将电容窗口外的区域电容介质材料214去除，保留所述电容窗口内电容介质材料214，用于电容介质层；接着通过扩散炉对发射区进行发射区退火工艺得到满足产品功能的晶体管放大参数；参见图7，然后再通过光刻、刻蚀等工艺再在底层氧化硅薄膜上做引线孔210；参见图8，利用金属布线工艺、钝化及压点工艺形成完整的电路芯片。

传统的双极电路中，电容器件采用低压化学气相淀积的方式生成氮化硅或采用低温干氧生长致密的氧化层，也可采用氮化硅和二氧化硅的复合结构作为电容介质材料。采用常规的工艺制作方法，只形成一种电容器件，无法满足一些特殊产品对高低压模块中不同电容值及耐压的要求。

双极电路中大量使用的器件是晶体管，其电路功能会受晶体管电学参数影响(例如特征NPN晶体管放大系数、三极管集电极开路BVebo耐压、三极管发射极开路BVceo耐压等参数)，尤其是放大系数，电路会对该参数有具体的规范要求。因晶体管放大参数会随着基区及发射区注入浓度及退火结深的变化而发生变化，为满足电路对放大系数的要求，在发射区退火加工时会先安排加工先行片退火，先行片退火完成后需在发射区增加一道光刻、刻蚀流程来形成接触孔，完成接触孔工艺后才能测试晶体管放大系数来确认同批次其他芯片适合的退火条件。因此，这个先行片流程会增加光刻层次，限制流水进度。

由于双极电路工艺中使用到的光刻机是通过光学系统将掩膜版上的图形精确地投影曝光到涂过光刻胶的硅片上的。电路版图设计时会按一套基本的设计规则进行规定掩膜版图形及所需尺寸，将规定参数线宽、线间距、接触孔尺寸和电路版图上图形间距。每层图形都有特殊的功能，存在固定的尺寸及容差规定，通过光刻工艺将这些图形彼此套准形成电路过程中会存在工艺上的套准容差，若套准偏差超过图形的容差，势必会影响电路参数。NPN晶体管的发射区与接触孔两个层次对位出现偏差会导致发射区与基区短路，导致电性不良。

发明内容

本发明的目的是提供一种双极电路的制造方法，以优化传统双极电路工艺制造流程上的不足，缩短发射区退火工艺生产时间，解决某些特殊电路高低压模块中对电容值及电容耐压的要求，以及解决发射区与接触孔光刻对位精度对产品的影响。

为了解决上述问题，本发明提供一种双极电路的制造方法，包括：

在提供的半导体衬底上淀积第一介质层，所述半导体衬底的外延层中形成有掺杂的深磷、第一类掺杂区、第二类掺杂区和上隔离；

将接触孔图形及电容窗口图形合并到同一掩膜版上，以所述掩膜版为掩模进行刻蚀工艺，在所述深磷、第一类掺杂区、第二类掺杂区和上隔离上的第一介质层中形成接触孔，并同时在所述第二类掺杂区上的第一介质层中形成所需的电容窗口；

生长二氧化硅层，去净选取的部分所述电容窗口中的二氧化硅层后，淀积氮化硅层，采用干法刻蚀去除部分所述氮化硅层，以保留所需的电容窗口内的氮化硅层，形成不同电容。

进一步的，在所述第一类掺杂区内对准一所述接触孔的部位形成发射区。

进一步的，所述发射区包孔为所述发射区与其对准的接触孔孔底边缘的横向间距，所述发射区包孔的特征尺寸为0.3um～0.5um。

进一步的，所述半导体衬底的外延层中形成有掺杂的深磷、第一类掺杂区、第二类掺杂区和上隔离的步骤如下：

提供一衬底；

在所述衬底上形成多个的埋层以及下隔离；

通过外延工艺生长外延层，所述外延层覆盖住衬底、埋层以及下隔离；

在所述外延层中形成与所述下隔离相连接的上隔离、分别位于不同埋层上的第一类掺杂区和第二类掺杂区、以及与第一类掺杂区下方对应的埋层相连接的深磷。

优选的，所述衬底采用的是硅材料。优选的，所述二氧化硅层的厚度为

进一步的，所述不同电容的结构为具有不同的电容介质、电容介质厚度及电容介质面积。

进一步的，所述电容介质为所述氮化硅层，或所述电容介质为二氧化硅层和氮化硅层组合的复合介质。

进一步的，所述电容介质系数的大小通过调整复合介质中的各层的厚度实现。

进一步的，采用干法刻蚀去除部分所述氮化硅层后，所述接触孔内的二氧化硅层的厚度为

进一步的，所述双极电路的制造方法，还包括采用两步溅射法在所述接触孔和电容窗口内的氮化硅上形成金属层后，再完成钝化工艺。

优选的，所述两步溅射法的步骤如下：

先溅射下层金属，下层金属的成分为铝硅合金；

再溅射顶层金属，顶层金属的成分为铝硅铜合金。

进一步的，从所述金属层上分别引出晶体管或电容的各电极。

为了达到本发明的另一目的，还提供一种双极二极管，包括：

一半导体衬底，所述半导体衬底的外延层中有掺杂的深磷、第一类掺杂区、第二类掺杂区和上隔离；

淀积在所述半导体衬底上的第一介质层；

分别形成在所述深磷、第一类掺杂区、第二类掺杂区和上隔离上的第一介质层中的接触孔，以及形成在所述第二类掺杂区上的第一介质层中所需的电容窗口；

氮化硅层，形成在一部分所需的电容窗口中；

二氧化硅层和氮化硅层，由下至上形成在另一部分所需的电容窗口中；

发射区，形成在所述第一类掺杂区内对准一所述接触孔的部位。

由上述技术方案可见，本发明提供一种双极电路的制造方法，与传统的双极集成电路在工艺制造方法相比，本发明具有以下优点：通过调整电容窗口、接触孔及发射区工艺的时序，将接触孔及电容窗口光刻图形合并在同一光刻版，以同时形成接触孔和电容窗口，实现工艺简化；因减少了先行片流程中接触孔工艺流程，缩短发射区退火工艺这个步骤的生产时间，减少制造成本。此外，发射区的掺杂是通过已打开的接触孔进行选择性注入，实现发射区及接触孔的自对准，避免了光刻场偏的影响。另外，实现两种电容结构的制作，满足某些电路高低压模块部分对电容器件的特殊需求。

附图说明

图1至图8是现有技术双极电路的制作方法；

图9是本发明双极电路的制造方法流程示意图；

图10至图18是本发明双极电路的制造方法。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。

参见图9，本发明提供一种双极电路的制造方法的流程为：

S1：在提供的半导体衬底上淀积第一介质层，所述半导体衬底的外延层中形成有掺杂的深磷、第一类掺杂区、第二类掺杂区和上隔离；

S2：将接触孔图形及电容窗口图形合并到同一掩膜版上，以所述掩膜版为掩模进行刻蚀工艺，在所述深磷、第一类掺杂区、第二类掺杂区和上隔离上的第一介质层中形成接触孔，并同时在所述第二类掺杂区上的第一介质层中形成所需的电容窗口；

S3：生长二氧化硅层，去净选取的部分所述电容窗口中的二氧化硅层后，淀积氮化硅层，采用干法刻蚀去除部分所述氮化硅层，以保留所需的电容窗口内的氮化硅层，形成不同电容。

下面以图9所示的方法流程为例，结合附图10至18，对一种双极电路的制造方法的制作工艺进行详细描述。

S1：在提供的半导体衬底上淀积第一介质层，所述半导体衬底的外延层中形成有掺杂的深磷、第一类掺杂区、第二类掺杂区和上隔离。

参见图10，在提供的半导体衬底上淀积第一介质层9。所述第一介质层9采用的材料为二氧化硅，其厚度在范围内。所述半导体衬底的外延层4中形成有掺杂的深磷8、第一类掺杂区71、第二类掺杂区72和上隔离的具体过程如下：

S11：提供一硅材料的衬底1，所述衬底1为P型<111>晶向，所述衬底1的电阻率为15±5Ω·cm。

S12：通过氧化、光刻、刻蚀、注入、退火等工艺，在所述衬底1上形成多个的埋层2以及下隔离3。具体的，所述埋层2的主要目的是为了在晶体管电路的集电区与后续上端的集电极接触之间形成低阻通道，减少集电极串联电阻和电路工作功耗。所述埋层2的掺杂元素通常使用扩散系数小的砷或锑，尽量减少外延生长及其后续高温工艺过程引起的杂质扩散再分布。所述下隔离3的作用主要是与后续的上隔离5连接。所述下隔离3使用p型杂质进行的掺杂。所述p型杂质为硼元素。

S13：通过外延工艺生长外延层4，所述外延层4覆盖住所述衬底1、埋层2以及下隔离3。具体的，所述衬底1上生长一掺了低浓度的N型杂质的硅材料，形成外延层4，所述外延层4的厚度及浓度取决于电路中的器件用途，是决定晶体管耐压和结电容等器件性能的重要参数。

S14：在所述外延层4上生长的二氧化硅，通过氧化、光刻、刻蚀等工艺打开深磷窗口和上隔离窗口后，向所述深磷窗口和上隔离窗口采用p型及n型杂质淀积、注入、退火等相关工艺，在所述外延层4中形成与所述下隔离3相连接的上隔离5、以及与部分埋层2相连接的深磷8。所述深磷8采用的掺杂元素是磷，上隔离5与所述下隔离3采用相同的掺杂元素。采用一定浓度的氢氟酸溶液漂洗去净所述二氧化硅，由于去除的二氧化硅为厚层，为了快速去净所述二氧化硅层，所述氢氟酸溶液为HF∶H2O＝1∶8(体积比)。在所述外延层4、深磷8、上隔离5的表面上生长约为的二氧化硅层，通过掺杂注入、退火等相关工艺在所述外延层4中形成分别位于不同埋层2上的第一类掺杂区71和第二类掺杂区72时。其中所述第一类掺杂区71对应的埋层2与所述深磷相连接。

具体的，所述深磷8掺杂后形成晶体管的集电极。所述上隔离5与下隔离3相连形成完整的隔离将外延区分成多个隔离岛，避免不同器件模块在工作时互相影响。所述第一类掺杂区71可形成NPN型晶体管的基区，而所述第二类掺杂区72可形成PNP型晶体管的发射区，或所述第一类掺杂区71和第二类掺杂区72同时可用于电阻的形成。在按上述流程形成具有外延层4的不同层次且各层次进行了掺杂的所述半导体衬底。

S2：将接触孔图形及电容窗口图形合并到同一掩膜版上，以所述掩膜版为掩模进行刻蚀工艺，在所述深磷、第一类掺杂区、第二类掺杂区和上隔离上的第一介质层中形成接触孔，并同时在所述第二类掺杂区上的第一介质层中形成所需的电容窗口。

参见图11，所述第一介质层9厚度均匀，将接触孔图形及电容窗口图形合并到同一掩膜版上，以所述掩膜版为掩模，通过光刻、刻蚀等工艺可以在所述深磷8、第一类掺杂区71、第二类掺杂区72和上隔离5上的第一介质层中形成接触孔10，并同时可在部分所述第二类掺杂区72上的第一介质层中形成所需的电容窗口11，即同时在所述第一介质层9中形成接触孔10及电容窗口11，与传统的分别形成接触孔和电容窗口的制造方法相比，工艺简化，减少了制造成本。在刻蚀形成所述接触孔和电容窗口时，所述接触孔和电容窗口内的第一氧化层也一并去除。

S3：生长二氧化硅层，去净选取的部分所述电容窗口中的二氧化硅层后，淀积氮化硅层，采用干法刻蚀去除部分所述氮化硅层，以保留所需的电容窗口内的氮化硅层，形成不同电容。

参见图12，通过扩散炉管氧化，在所述接触孔10及电容窗口11中氧化生长一二氧化硅层13。所述二氧化硅层13的厚度在

参见图13，在所需的电容窗口11中，有选择性地选取要求只用氮化硅做电容介质的部分电容窗口11，通过增加一个光刻版，进行光刻和刻蚀等工艺，去除所选取的部分电容窗口11中的二氧化硅层13后，再淀积氮化硅14。

参见图14，再通过光刻、刻蚀等工艺，将所述所需的电容窗口11上之外的氮化硅14全部去净，以保留所需的电容窗口11内的氮化硅层14，从而可形成如图15所示的两种不同电容17、18的结构图，电容17是电容窗口用氮化硅做电容介质，而电容18是电容窗口用氮化硅和二氧化硅的组合做电容介质，电容17和18是两种不同的电容介质及厚度的电容结构。因此，所述电容窗口内可以是氮化硅层14，或所述电容窗口内可以是二氧化硅层13和氮化硅层14组合的复合介质，均用作不同电容介质而形成具有不同耐压和厚度的电容。其中，所述氮化硅14采用490或901干法刻蚀设备，通过干法刻蚀方法实现。所述干法刻蚀方法的条件是：刻蚀气体选择四氟化硫，氮化硅和二氧化硅的刻蚀速率选择比为3∶1。根据数据测量得到氮化硅和硅的选择比为1∶8，表明干法刻蚀方法对硅的刻蚀选择性极差，在硅表面刻蚀氮化硅会导致硅损伤，因此，通过生长的二氧化硅层13，刻蚀氮化硅时可避免对已打开的接触孔10中外延层4的刻蚀。

因此，所述二氧化硅层13在工艺中有以下作用：(1)能形成为电容介质的一部分；(2)氮化硅刻蚀时起阻挡层的作用；(3)所述接触孔10内经氮化硅刻蚀残留的二氧化硅层13的厚度大约将用作后续注入的牺牲层，减少硅在注入过程的晶格损伤而导致的缺陷。

进一步的，向所述第二类掺杂区72采用P型硅掺杂形成电容下极板，在所述电容窗口上的电容介质上淀积金属形成所述电容上极板，这样就形成所需的电容器件。形成的电容器件可当做MOS二极管模型处理，其小信号电容值C等效所述电容介质的电容C0和所述第二类掺杂区72中掺杂形成的扩散电容Cs串联，即1/C＝1/C0+1/Cs。一般当电容下极板接高电位、电容上极板接低电位进行工作时，电容上极板积累的负电荷会导致在电容下极板表面感应吸引积累大量空穴。电容下极板基本处于电荷强积累状态，大量空穴仅靠电容介质下面构成电容C0的一个“极板”，等效的电容Cs极大，这时小信号电容值C基本就是电容C0。此时电容C0取决于电容的介质厚度、介电系数及面积。现工艺制造的纯氮化硅与二氧化硅组合的电容两者介电系数约为2∶1，也就是同厚度、面积下氮化硅电容值是二氧化硅电容值的两倍(即电容介质层的膜厚为时，氮化硅电容与二氧化硅电容方块值分别约为7*10-11C*um^-2和3.5*10-11C*um^-2)。复合电容相当于氮化硅电容与二氧化硅电容串联构成，调整两者厚度可达到改变电容介电系数的效果。上述电容器件的制造方法，可解决某些特殊电路高低压模块中对电容值及电容耐压的要求，既可满足高压部分的高耐压要求，又可满足低压部分的高单位容值的要求。本实施例中可获得需要不同耐压及电容值的电容器件，采用后的二氧化硅层13与厚度的氮化硅14的组合，可满足在1uA电流的测试条件下，氮化硅电容耐压大于30V，复合电容耐压大于60V的要求。

进一步的，采用一定浓度的氢氟酸溶液漂洗将所述接触孔10上的二氧化硅层13腐蚀去除干净，此时所去除的二氧化硅层13为薄层，为控制所述接触孔10内的形貌，防止所述接触孔10内表面过刻，所述氢氟酸溶液为HF∶H2O＝64∶1700(体积比)，使后续工艺溅射金属与硅表面形成良好的接触。

进一步的，在步骤S3之后，可进行步骤S4，即在所述第一类掺杂区内对准一接触孔的部位形成发射区。

参见图16，通过光刻、注入，去胶等工艺，在所述第一类掺杂区内对准一接触孔的部位形成N型掺杂的发射区16，再通过调整所述发射区16的退火条件，得到满足产品参数要求的放大系数。

具体的，一般需要通过掩膜版额外的步骤将需要注入的区域打开，例如晶体管的发射区，在本实施例中，实际晶体管的发射区需要打开的区域在接触孔刻蚀时就已刻蚀打开，利用光刻胶做注入阻挡层，注入时使用120KeV的高能P+离子进行选择性掺杂，高温退火时所述发射区16掺杂的横向扩散量使发射区到与其对准的接触孔孔底边缘的横向间距所形成的包孔的特征尺寸(CD)为0.3um～0.5um左右，确保所述发射区包孔形成的特征尺寸在0.2um以上，实现接触孔与发射区的自对准，避免了光刻场偏的影响。此时与发射区自对准的接触孔作为后续工艺电极的引出孔。

虽然所述发射区16仍需要通过先行片退火加工来确认同批次其他芯片适合的退火条件，但是已不需要在发射区退火后增加一个光刻层次以进行接触孔工艺，且因退火后发射区自对准的接触孔内的二氧化硅层不影响扎针测试及测试精度，可直接进行测量晶体管的参数，确认能否满足产品要求。通过调整电容窗口、接触孔及发射区工艺的时序，较原流程相比先行片省掉了退火后还要光刻刻蚀接触孔的过程，缩短发射区退火工艺这个步骤的生产时间，降低流水等待时间及减少成本。

进一步的，在完成步骤S4之后，采用两步溅射法在所述接触孔和氮化硅上形成金属布线后，再完成钝化工艺。参见图17，通过清洗、溅射金属、光刻、刻蚀等工艺，在所述接触孔10及电容窗口内的氮化硅上形成一金属层15，所述接触孔10作为引线孔，从所述金属层15上分别引出晶体管、电容(参见图15)或电阻(图18是同时通过接触孔引出电极形成PNP晶体管和电阻)的各电极，完成双极电路中的器件形成及连线，实现电路功能，通过钝化工艺形成电路芯片。

具体的，所述金属层15采用的材料为含铝的合金，所述金属层的厚度为通过两步溅射法形成，下层金属厚度为成分为铝硅合金(硅含量1％)，顶层金属厚度为成分为铝硅铜合金(硅含量1％，铜含量0.5％)。通过所述铝硅合金可改善铝尖楔问题，而所述铝硅铜合金由于增加了铜元素可增强抗电迁移能力，改善电路输出能力。

需要说明的是，通过所有所述步骤，可实现满足特征NPN晶体管参数BVebo的耐压＞6V，BVceo的耐压＞12V的工艺产品。

在完成步骤S3之后，本发明还提供一种双极电容结构，参见图17，包括：

一半导体衬底1，所述半导体衬底的外延层4中有掺杂的深磷8、第一类掺杂区71、第二类掺杂区72和上隔离5；

淀积在所述半导体衬底1上的第一介质层9；

分别形成在所述深磷8、第一类掺杂区71、第二类掺杂区72和上隔离5上的第一介质层9中的接触孔10，以及形成在所述第二类掺杂区72上的第一介质层9中所需的电容窗口11；

二氧化硅层13和氮化硅层14，由下至上形成复合电容位于所需的电容窗口11中。

其中，所述双极电容结构还包括发射区16，形成在所述第一类掺杂区71内对准一所述接触孔11的部位。所述二氧化硅层的厚度为且所述复合电容介质系数的大小通过调整复合介质中的各层的厚度实现。另外，所述发射区包孔为所述发射区与其对准的接触孔孔底边缘的横向间距，所述发射区包孔的特征尺寸为0.3um～0.5um。

本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (11)

1.一种双极电路的制造方法，包括：

在提供的半导体衬底上淀积第一介质层，所述半导体衬底的外延层中形成有掺杂的深磷、第一类掺杂区、第二类掺杂区和上隔离；

将接触孔图形及电容窗口图形合并到同一掩膜版上，以所述掩膜版为掩模进行刻蚀工艺，在所述深磷、第一类掺杂区、第二类掺杂区和上隔离上的第一介质层中形成接触孔，并同时在所述第二类掺杂区上的第一介质层中形成所需的电容窗口，在所述第一类掺杂区内对准一所述接触孔的部位形成发射区；

生长二氧化硅层，去净选取的部分所述电容窗口中的二氧化硅层后，淀积氮化硅层，采用干法刻蚀去除部分所述氮化硅层，以保留所需的电容窗口内的氮化硅层，形成不同电容，所述电容介质为所述氮化硅层，或所述电容介质为二氧化硅层和氮化硅层组合的复合介质。

2.如权利要求1所述的制造方法，其特征在于，所述发射区与其对准的接触孔孔底边缘的横向间距为发射区包孔，所述发射区包孔的特征尺寸为0.3um～0.5um。

3.如权利要求1所述的制造方法，其特征在于，所述半导体衬底的外延层中形成有掺杂的深磷、第一类掺杂区、第二类掺杂区和上隔离的步骤如下：

提供一衬底；

在所述衬底上形成多个的埋层以及下隔离；

通过外延工艺生长外延层，所述外延层覆盖住衬底、埋层以及下隔离；

在所述外延层中形成与所述下隔离相连接的上隔离、分别位于不同埋层上的第一类掺杂区和第二类掺杂区、以及与第一类掺杂区下方对应的埋层相连接的深磷。

4.如权利要求3所述的制造方法，其特征在于，所述衬底采用的是硅材料。

5.如权利要求1所述的制造方法，其特征在于，所述二氧化硅层的厚度为

6.如权利要求5所述的制造方法，其特征在于，所述不同电容的结构为具有不同的电容介质、电容介质厚度及电容介质面积。

7.如权利要求1所述的制造方法，其特征在于，所述电容介质系数的大小通过调整复合介质中的各层的厚度实现。

8.如权利要求1所述的制造方法，其特征在于，采用干法刻蚀去除部分所述氮化硅层后，所述接触孔内的二氧化硅层的厚度为

9.如权利要求1所述的制造方法，其特征在于，还包括采用两步溅射法在所述接触孔和电容窗口内的氮化硅上形成金属层后，再完成钝化工艺。

10.如权利要求9所述的制造方法，其特征在于，所述两步溅射法的步骤如下：

先溅射下层金属，下层金属的成分为铝硅合金；

再溅射顶层金属，顶层金属的成分为铝硅铜合金。

11.如权利要求9所述的制造方法，其特征在于，从所述金属层上分别引出晶体管或电容的各电极。