KR100660846B1 - 반도체소자의 정전하 방전회로 및 그 구조체 - Google Patents

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Abstract

본 발명은 반도체소자의 정전하 방전회로, 그 구조체에 관한 것으로, 전기적인 신호 패드에 모스 트랜지스터의 게이트 전극 및 드레인 영역이 접속되고, 모스 트랜지스터의 소오스 영역에 제너 다이오우드가 접속된다. 모스 트랜지스터의 문턱전압은 내부회로의 동작전압보다 높고, 내부회로를 구성하는 모스 트랜지스터의 드레인 접합 브레이크다운 전압보다 낮다. 또한, 제너 다이오우드 대신에 극대화된 접합면적을 갖는 하나의 공통 다이오우드를 사용할 수도 있다. 하나의 공통 다이오우드는 복수의 신호패드를 공유한다.

Description

반도체소자의 정전하 방전회로 및 그 구조체{Electrostatic discharging circuit and structure of the same}
도 1은 본 발명의 일 실시예에 따른 정전하 방전회로의 등가회로도이다.
도 2는 본 발명의 다른 실시예에 따른 정전하 방전회로의 등가회로도이다.
도 3은 본 발명의 또 다른 실시예에 따른 정전하 방전회로의 등가회로도이다.
도 4는 본 발명의 또 다른 실시예에 따른 정전하 방전회로의 등가회로도이다.
도 5는 도 1 또는 도 2에 도시된 정전하 방전회로를 반도체기판에 구현한 하나의 구조체의 수직 단면도이다.
도 6은 도 1 또는 도 2에 도시된 정전하 방전회로를 반도체기판에 구현한 다른 하나의 구조체의 수직 단면도이다.
도 7은 도 1 또는 도 2에 도시된 정전하 방전회로를 반도체기판에 구현한 또 다른 하나의 구조체의 수직 단면도이다.
도 8은 도 1 또는 도 2에 도시된 정전하 방전회로를 반도체기판에 구현한 또 다른 하나의 구조체의 수직 단면도이다.
도 9는 도 3 또는 도 4에 도시된 정전하 방전회로를 반도체기판에 구현한 하 나의 구조체의 수직 단면도이다.
도 10은 도 3 또는 도 4에 도시된 정전하 방전회로를 반도체기판에 구현한 다른 하나의 구조체의 수직 단면도이다.
도 11 내지 도 14와 도 15a는 도 5의 정전하 방전회로 구조체를 제조하는 방법을 설명하기 위한 수직 단면도들이다.
도 11 내지 도 14와 도 15b는 도 6의 정전하 방전회로 구조체를 제조하는 방법을 설명하기 위한 수직 단면도들이다.
도 16 내지 도 18과 도 19a는 도 7의 정전하 방전회로 구조체를 제조하는 방법을 설명하기 위한 수직 단면도들이다.
도 16 내지 도 18과 도 19b는 도 8의 정전하 방전회로 구조체를 제조하는 방법을 설명하기 위한 수직 단면도들이다.
본 발명은 반도체소자의 정전하 방전회로, 그 구조체 및 그 구조체의 제조방법에 관한 것이다.
일반적으로, 반도체소자는 외부로부터 순간적으로 가해지는 수 천 볼트의 높은 전압에 견딜 수 있도록 보호회로(protection circuit), 즉 정전하 방전회로(electro-static discharge circuit)를 구비한다. 정전하 방전회로는 반도체소자의 각 패드와 내부회로 사이에 개재된다. 정전하 방전회로는 각 패드에 반도체소자의 동작전압 범위를 벗어나는 전압이 인가되는 경우에 각 패드에 주입되는 정전하를 전원 패드 또는 접지 패드를 통하여 바이패스시킴으로써 내부회로를 보호하는 기능을 갖는다.
한편, 수 천 볼트에 해당하는 전압이 순간적으로 패드에 인가될 때 매우 많은 정전하가 발생하며, 이러한 많은 정전하를 빠른 속도로 바이패스시키지 않으면 내부회로에 손상이 가해진다. 따라서, 종래의 기술은 각 패드와 반도체기판 사이에 다이오우드를 형성하고, 상기 다이오우드의 역방향 브레이크 다운 전류를 이용하여 패드에 유기되는 정전하를 방전시킨다. 이때, 상기 다이오우드의 접합 면적이 작으면, 상기 다이오우드의 접합을 통하여 흐르는 정전하 방전 전류밀도가 증가하므로 다이오우드의 접합이 손상되기가 쉽다. 따라서, 종래의 정전하 방전회로는 매우 큰 접합면적을 갖는 다이오우드를 요구한다. 또한, 일반적인 다이오우드의 역방향 브레이크 다운 전류가 일정값보다 크면 다이오우드의 접합이 쉽게 손상된다. 결과적으로, 일반적인 다이오우드를 채택하는 정전하 방전회로는 접합면적을 극대화시키지 않는 한, 정전하 방전회로의 특성을 근본적으로 개선시키기가 어렵다. 특히, 액정표시소자를 구동시키는 반도체소자는 통상의 반도체 기억소자와는 달리 10볼트 이상의 높은 구동전압을 사용한다. 따라서, 10볼트 이상의 높은 구동전압을 사용하는 고전압 반도체소자는 모스 트랜지스터의 소오스/드레인 영역의 브레이크 다운 전압이 상기 구동전압보다 높아야 한다. 이에 따라, 모스 트랜지스터가 형성되는 웰 농도 및 소오스/드레인의 농도를 매우 낮게 조절하여야 한다. 결과적으로, 고전압 반도체소자의 정전하 방전회로에 사용되는 접합 다이오우드는 모스 트랜지스터 의 소오스/드레인 영역과 동시에 형성되므로 정전하 방전회로의 특성을 개선시키기가 어렵다.
본 발명의 목적은 패드에 접속된 접합 다이오우드가 손상되는 현상을 극소화시킬 수 있는 반도체소자의 정전하 방전회로를 제공하는 데 있다.
본 발명의 다른 목적은 상기 정전하 방전회로의 구조체를 제공하는 데 있다.
본 발명의 또 다른 목적은 상기 정전하 방전회로 구조체의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 본 발명은 접지 패드, 전원 패드, 복수의 전기적인 신호 패드, 및 내부회로를 포함하는 반도체소자의 정전하 방전회로에 있어서, 상기 전기적인 신호 패드와 게이트 전극 및 드레인 영역이 접속된 적어도 하나의 모스 트랜지스터와, 상기 각 모스 트랜지스터의 소오스 영역과 접속된 제너 다이오우드를 포함하는 정전하 방전회로를 제공한다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따르면, 본 발명은 접지 패드, 전원 패드, 복수의 전기적인 신호 패드, 및 복수의 입력단을 갖는 내부회로를 포함하는 반도체소자의 정전하 방전회로에 있어서, 상기 각 전기적인 신호 패드와 게이트 전극 및 드레인 영역이 접속된 복수의 모스 트랜지스터와, 상기 각 모스 트랜지스터의 소오스 영역과 접속된 하나의 공통 다이오우드를 포함하는 반도체소자의 정전하 방전회로를 제공한다.
상기 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 본 발명은 제1 도전형의 반도체기판의 소정영역 상부에 형성된 게이트 전극과, 상기 게이트 전극 양 옆의 반도체기판에 각각 형성된 제2 도전형의 저농도 소오스 영역 및 제2 도전형의 저농도 드레인 영역과, 상기 저농도 소오스 영역에 의해 둘러싸여진 제2 도전형의 축퇴된(degenerated) 고농도 소오스 영역 및 상기 저농도 드레인 영역에 의해 둘러싸여진 제2 도전형의 축퇴된 고농도 드레인 영역과, 상기 축퇴된 고농도 소오스 영역의 가장자리와 접촉하고 상기 반도체기판과 접하는 제1 도전형의 축퇴된 픽업 영역을 포함하는 반도체소자의 정전하 방전회로 구조체를 제공한다.
상기 다른 목적을 달성하기 위한 본 발명의 다른 실시예에 따르면, 본 발명은 제1 도전형의 반도체기판의 소정영역 상부에 형성된 게이트 전극과, 상기 게이트 전극 양 옆의 반도체기판에 각각 형성된 제2 도전형의 저농도 소오스 영역 및 제2 도전형의 저농도 드레인 영역과, 상기 저농도 소오스 영역에 의해 둘러싸여진 제2 도전형의 고농도 소오스 영역 및 상기 저농도 드레인 영역에 의해 둘러싸여진 제2 도전형의 고농도 드레인 영역과, 상기 저농도 소오스 영역 주변의 반도체기판에 형성된 제2 도전형의 웰 영역과, 상기 제2 도전형의 웰 영역에 의해 둘러싸여진 제2 도전형의 웰 픽업 영역과, 상기 고농도 드레인 영역 및 상기 게이트 전극을 전기적으로 연결시키는 신호패드 전극 및 상기 고농도 소오스 영역 및 상기 웰 픽업 영역을 전기적으로 연결시키는 배선을 포함하는 반도체소자의 정전하 방전회로 구조체를 제공한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 본 발명 은 제1 도전형의 반도체기판의 소정영역 상부에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양 옆의 반도체기판에 각각 제2 도전형의 저농도 소오스 영역 및 제2 도전형의 저농도 드레인 영역을 형성하는 단계와, 상기 저농도 소오스 영역에 의해 둘러싸여진 제2 도전형의 축퇴된(degenerated) 고농도 소오스 영역 및 상기 저농도 드레인 영역에 의해 둘러싸여진 제2 도전형의 축퇴된 고농도 드레인 영역을 형성하는 단계와, 상기 축퇴된 고농도 소오스 영역의 가장자리와 접촉하고 상기 반도체기판과 접하는 제1 도전형의 축퇴된 픽업 영역을 형성하는 단계를 포함하는 반도체소자의 정전하 방전회로 구조체 제조방법을 제공한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 1 내지 도 4는 본 발명에 따른 정전하 방전회로의 등가회로도들이다.
도 1을 참조하면, 반도체소자의 내부회로에 전기적인 신호를 전달하는 신호패드(P) 및 접지패드 사이에 서로 직렬 연결된 적어도 하나의 NMOS 트랜지스터(TN) 및 제너 다이오우드(ZD)가 개재된다. 상기 NMOS 트랜지스터(TN)의 게이트 전극(G) 및 드레인 영역(D)은 상기 신호패드(P)와 접속되고, 상기 NMOS 트랜지스터(TN)의 소오스 영역(S)은 제너 다이오우드(ZD)의 N형 영역과 접속된다. 또한, 상기 NMOS 트랜지스터(TN)의 벌크 영역(B)과 상기 제너 다이오우드(ZD)의 P형 영역은 접지 패드와 접속된다. 여기서, 상기 NMOS 트랜지스터(TN)의 소오스 영역(S) 또한 접지패드와 접속될 수도 있다. 상기 NMOS 트랜지스터(TN)의 문턱전압은 상기 내부회로의 동작전압보다 높아야 하고, 상기 내부회로를 구성하는 모스 트랜지스터의 드레인 접합 브레이크다운 전압보다 낮아야 한다. 또한, 상기 NMOS 트랜지스터의 드레인 접합 브레이크다운 전압은 상기 내부회로의 동작전압보다 높아야 한다. 여기서, 상기 NMOS 트랜지스터(TN)는 게이트 전극(G)과 벌크영역(B) 사이에 소자분리막이 개재된 필드 트랜지스터이거나 일반적인 액티브 트랜지스터일 수도 있다. 아울러, 본 실시예에서의 제너 다이오드는 축퇴된 접합 영역을 갖는 제너 다이오드이다. 일반적으로 제너 다이오드 역시 P-N 접합으로 이루어지는데, 도핑이 되는 접합부(P형 기판일 경우 N형 영역 또는 N형 기판일 경우 P형 영역)가 축퇴가 되도록 즉, 페르미 레벨이 실리콘의 전도 대역(Ec)과 일치 또는 그 이상이 되도록 불순물을 주입한다.
상기 도 1에 도시된 정전하 방전회로의 동작원리를 살펴보기로 한다. 상기 신호패드(P)에 정상적인 전압, 즉 내부회로의 동작전압보다 낮고 접지전위보다 높은 전압이 인가되는 정상적인 경우에는 상기 NMOS 트랜지스터(TN)가 오프(off)된다. 따라서, 상기 신호패드(P)에 인가된 전압은 내부회로를 구동시킨다. 그러나, 상기 신호패드(P)에 상기 내부회로의 동작전압보다 높고 상기 NMOS 트랜지스터(TN)의 문턱전압보다 높은 전압이 인가되는 경우에는 상기 NMOS 트랜지스터(TN)가 턴온된다(turned on). 따라서, 상기 신호패드(P)에 인가된 높은 전압이 순간적으로 상기 NMOS 트랜지스터(TN)의 소오스 영역(S)에 인가된다. 그리고, 상기 소오스 영역(S)에 순간적으로 유기된 높은 전압에 기인하여 상기 제너 다이오우드(ZD)를 통하여 터널링 전류가 흐른다. 이때, 상기 터널링 전류는 일반적인 다이오우드의 역 바이어스 전류보다 매우 많은 전류를 보이므로 제너 다이오우드(ZD)의 접합에 손상이 가해지지 않는다. 따라서, 도 1에 도시된 정전하 방전회로는 손상없이 신호패드(P)에 인가된 높은 전압에 기인하는 정전하를 접지패드로 바이패스(by-pass)시킨다. 또한, 상기 신호패드(P)에 접지전위보다 낮은 전압이 인가되는 경우에는 상기 벌크영역(B)과 상기 드레인 영역(D) 사이에 순 바이어스(forward bias)가 인가된다. 따라서, 신호패드(P)에 접지전위보다 낮은 전압이 인가되는 경우에 상기 드레인 영역(D) 및 벌크영역(B)으로 구성되는 다이오우드를 통하여 순방향 전류가 바이패스된다.
상기한 바와 같이 도 1에 도시된 정전하 방전회로는 제너 다이오우드의 특성 및 내부회로의 동작전압보다 높은 문턱전압을 갖는 NMOS 트랜지스터를 이용하여 정전하 방전회로의 특성을 개선시킬 수 있다.
도 2는 도 1의 NMOS 트랜지스터(TN) 대신 PMOS 트랜지스터(TP)를 사용하는 정전하 방전회로를 보인다.
도 2를 참조하면, 반도체소자의 내부회로에 전기적인 신호를 전달하는 신호패드(P) 및 전원패드 사이에 서로 직렬 연결된 적어도 하나의 PMOS 트랜지스터(TP) 및 제너 다이오우드(ZD)가 개재된다. 상기 PMOS 트랜지스터(TP)의 게이트 전극(G) 및 드레인 영역(D)은 상기 신호패드(P)와 접속되고, 상기 PMOS 트랜지스터(TP)의 소오스 영역(S)은 제너 다이오우드(ZD)의 P형 영역과 접속된다. 또한, 상기 PMOS 트랜지스터(TP)의 벌크 영역(B)과 상기 제너 다이오우드(ZD)의 N형 영역은 전원 패드와 접속된다. 여기서, 상기 PMOS 트랜지스터(TP)의 소오스 영역(S) 또한 전원패드와 접속될 수도 있다. 상기 PMOS 트랜지스터(TP)의 문턱전압의 절대값은 상기 내 부회로의 동작전압보다 커야 하고, 내부회로를 구성하는 모스 트랜지스터의 드레인 브레이크다운 전압보다 작아야 한다. 또한, 상기 PMOS 트랜지스터(TP)의 드레인 브레이크다운 전압의 절대값은 내부회로의 동작전압보다 커야 한다. 여기서, 상기 PMOS 트랜지스터(TP)는 게이트 전극(G)과 벌크영역(B) 사이에 소자분리막이 개재된 필드 트랜지스터이거나 일반적인 액티브 트랜지스터일 수도 있다.
상기 도 2에 도시된 정전하 방전회로의 동작원리는 도 1의 정전하 방전회로의 동작원리와 동일하다. 간단히 말해서, 신호패드(P)에 정상적인 전압, 즉 내부회로의 동작전압 및 접지전위 사이의 전압이 인가되는 경우에, 상기 PMOS 트랜지스터(TP)는 오프된다. 따라서, 상기 신호패드(P)에 가해진 전압은 내부회로에 전달된다. 그러나, 상기 신호패드(P)에 내부회로의 동작전압보다 높은 전압이 인가되는 경우에는 상기 PMOS 트랜지스터(TP)의 드레인 영역(D)과 벌크 영역(B) 사이에 순 바이어스가 인가된다. 따라서, 신호패드(P)에 유기되는 정전하를 전원패드를 통하여 바이패스시킴으로써 내부회로에 손상이 가해지는 것을 방지할 수 있다. 또한, 상기 신호패드(P)에 PMOS 트랜지스터(TP)의 문턱전압(음의 값을 가짐)보다 낮은 전압이 인가되는 경우에는 상기 PMOS 트랜지스터(TP)가 턴온된다. 따라서, 상기 제너 다이오우드(ZD)를 통하여 터널링 전류가 흐르므로 내부회로를 보호할 수 있다.
도 3 및 도 4는 도 1 및 도 2에 소개된 정전하 방전회로와는 달리 복수의 신호패드가 공유하는 하나의 공통 다이오우드를 사용하여 내부회로를 보호하는 정전하 방전회로를 나타낸다. 여기서, 상기 공통 다이오우드는 일반적인 다이오우드로서, 역방향 브레이크다운 전류밀도를 감소시키기 위하여 큰 접합면적을 갖는다.
도 3을 참조하면, n개의 신호패드(P1, P2, ... , Pn)와 접지패드 사이에 n개의 NMOS 트랜지스터(TN1, TN2, ... , TNn) 및 하나의 공통 다이오우드(DD)가 개재된다. 좀 더 구체적으로 설명하면, 제1 NMOS 트랜지스터(TN1)의 게이트 전극(G) 및 드레인 영역(D)은 제1 신호패드(P1)와 접속되고, 상기 제1 NMOS 트랜지스터(TN1)의 소오스 영역(S)은 공통 다이오우드(DD)의 n형 영역과 접속된다. 또한, 제2 NMOS 트랜지스터(TN2)의 게이트 전극(G) 및 드레인 영역(D)은 제2 신호패드(P2)와 접속되고, 제2 NMOS 트랜지스터(TN2)의 소오스 영역(S)은 공통 다이오우드(DD)의 n형 영역과 접속된다. 이와 마찬가지로, n번째 NMOS 트랜지스터(TNn)의 드레인 영역(D) 및 게이트 전극(G)은 n번째 신호패드(Pn)와 접속되고, n번째 NMOS 트랜지스터(TNn)의 소오스 영역(S)은 공통 다이오우드(DD)의 n형 영역과 접속된다. 한편, 상기 제1 내지 n번째 NMOS 트랜지스터(TN1, TN2, ... , TNn)의 드레인 영역은 각각 제1 내지 n번째 내부회로의 입력단과 접속되고, 상기 각 NMOS 트랜지스터의 벌크 영역(B)은 접지패드와 접속된다. 상기 공통 다이오우드(DD)의 p형 영역은 접지패드와 접속된다. 상기 각 NMOS 트랜지스터는 게이트 전극(G)과 벌크 영역(B) 사이에 소자분리막이 개재된 필드 트랜지스터이거나 일반적인 액티브 트랜지스터일 수도 있다. 이때, 상기 각 NMOS 트랜지스터의 문턱전압은 내부회로의 동작전압보다 높아야 하고, 내부회로를 구성하는 모스 트랜지스터의 드레인 브레이크다운 전압보다 낮아야 한다. 또한, 상기 각 NMOS 트랜지스터의 드레인 브레이크다운 전압은 내부회로의 동작전압보다 높아야 한다. 상기 공통 다이오우드(DD)의 접합 면적은 종래기술에서 사용되는 정전하 방전회로의 접합 면적보다 넓은 것이 바람직하다. 이때, 상기 복수의 신호패드는 하나의 공통 다이오우드(DD)를 공유하므로 반도체소자의 칩 면적이 공통 다이오우드(DD)에 기인하여 증가되는 것을 피할 수 있다.
도 3에 도시된 정전하 방전회로의 동작원리를 살펴보기로 한다.
먼저, 상기 복수의 신호패드(P1, P2, ... , Pn)에 정상적인 전압, 즉 각 내부회로의 동작전압보다 낮고 접지전위보다 높은 전압이 인가되는 경우에는 상기 NMOS 트랜지스터(TN)가 턴오프된다(turned off). 따라서, 상기 각 신호패드에 인가된 전압은 내부회로를 정상적으로 구동시킨다. 그러나, 상기 복수의 신호패드들중 적어도 어느 하나의 특정 신호패드에 내부회로의 동작전압보다 높고 NMOS 트랜지스터의 문턱전압보다 높은 전압, 예컨대 수백 볼트 내지 수천 볼트의 고전압이 인가되는 경우에는 상기 특정 신호패드에 접속된 NMOS 트랜지스터가 턴온된다(turned on). 따라서, 상기 특정 신호패드에 인가된 고전압이 순간적으로 상기 특정 신호패드에 접속된 NMOS 트랜지스터의 소오스 영역(S)에 인가된다. 그리고, 상기 소오스 영역(S)에 순간적으로 유기된 고전압에 기인하여 상기 공통 다이오우드(DD)의 역방향 브레이크다운 전류가 흐른다. 이때, 상기 공통 다이오우드(DD)를 통하여 흐르는 역방향 브레이크다운 전류밀도는 종래의 기술에 비하여 낮다. 따라서, 상기 공통 다이오우드(DD)의 접합에 손상이 가해지는 현상을 억제시킬 수 있다. 또한, 상기 복수의 신호패드들중 적어도 어느 하나의 특정 신호패드에 접지전위보다 낮은 전압이 인가되는 경우에는 상기 특정 신호패드에 접속된 NMOS 트랜지스터의 벌크 영역(B) 및 드레인 영역(D) 사이에 순방향 바이어스가 인가된다. 따라서, 상기 특정 신호패드에 접속된 내부회로에 손상이 가해지는 현상을 방지할 수 있다.
상기한 바와 같이 도 3에 도시된 정전하 방전회로는 종래기술에 비하여 접합면적이 큰 공통 다이오우드 및 내부회로의 동작전압보다 높은 문턱전압을 갖는 NMOS 트랜지스터를 사용하여 정전하 방전회로의 특성을 개선시킬 수 있다.
도 4는 도 3의 NMOS 트랜지스터 대신 PMOS 트랜지스터를 사용하는 정전하 방전회로를 나타낸다.
도 4를 참조하면, n개의 신호패드(P1, P2, ... , Pn)와 전원패드 사이에 n개의 PMOS 트랜지스터(TP1, TP2, ... , TPn) 및 하나의 공통 다이오우드(DD)가 개재된다. 좀 더 구체적으로 설명하면, 제1 PMOS 트랜지스터(TP1)의 게이트 전극(G) 및 드레인 영역(D)은 제1 신호패드(P1)와 접속되고, 상기 제1 PMOS 트랜지스터(TP1)의 소오스 영역(S)은 공통 다이오우드(DD)의 p형 영역과 접속된다. 또한, 제2 PMOS 트랜지스터(TP2)의 게이트 전극(G) 및 드레인 영역(D)은 제2 신호패드(P2)와 접속되고, 제2 PMOS 트랜지스터(TP2)의 소오스 영역(S)은 공통 다이오우드(DD)의 p형 영역과 접속된다. 이와 마찬가지로, n번째 PMOS 트랜지스터(TPn)의 드레인 영역(D) 및 게이트 전극(G)은 n번째 신호패드(Pn)와 접속되고, n번째 PMOS 트랜지스터(TPn)의 소오스 영역(S)은 공통 다이오우드(DD)의 p형 영역과 접속된다. 한편, 상기 제1 내지 n번째 PMOS 트랜지스터(TP1, TP2, ... , TPn)의 드레인 영역은 각각 제1 내지 n번째 내부회로의 입력단과 접속되고, 상기 각 PMOS 트랜지스터의 벌크 영역(B)은 전원패드와 접속된다. 상기 공통 다이오우드(DD)의 n형 영역은 전원패드와 접속된다. 상기 각 PMOS 트랜지스터는 게이트 전극(G)과 벌크 영역(B) 사이에 소자분리막이 개재된 필드 트랜지스터이거나 일반적인 액티브 트랜지스터일 수도 있다. 이때, 상기 각 PMOS 트랜지스터의 문턱전압의 절대값은 내부회로의 동작전압보다 커야 하고, 내부회로를 구성하는 모스 트랜지스터의 드레인 브레이크다운 전압보다 작아야 한다. 또한, 상기 각 PMOS 트랜지스터의 드레인 브레이크다운 전압의 절대값은 내부회로의 동작전압보다 커야 한다. 상기 공통 다이오우드(DD)의 접합 면적은 도 3에서 설명한 바와 같이 종래기술에서 사용되는 정전하 방전회로의 접합 면적보다 넓은 것이 바람직하다. 이때, 상기 복수의 신호패드는 하나의 공통 다이오우드(DD)를 공유하므로 반도체소자의 칩 면적이 공통 다이오우드(DD)에 기인하여 증가되는 것을 피할 수 있다.
상기 도 4에 도시된 정전하 방전회로의 동작원리는 도 3의 정전하 방전회로의 동작원리와 동일하다. 따라서, 이에 대한 자세한 설명은 생략하기로 한다.
도 5 내지 도 8은 도 1 또는 도 2에 도시된 정전하 방전회로를 반도체기판 상에 구현한 구조체의 단면도들이다.
도 5를 참조하면, 제1 도전형의 반도체기판(5)의 소정영역에 활성영역을 한정하는 소자분리막(11)을 구비하고, 상기 소자분리막(11) 상에 게이트 전극(15)을 구비한다. 상기 제1 도전형의 반도체기판(5)은 제1 도전형의 웰 영역일 수도 있다. 상기 게이트 전극(15) 양 옆의 반도체기판에 각각 제2 도전형의 저농도 드레인 영역(17a) 및 제2 도전형의 저농도 소오스 영역(17b)을 구비한다. 상기 저농도 드레인 영역(17a) 및 저농도 소오스 영역(17b) 표면에 각각 제2 도전형의 고농도 드레인 영역(21a) 및 제2 도전형의 고농도 소오스 영역(21b)을 구비한다. 상기 고농도 드레인 영역(21a) 및 고농도 소오스 영역(21b)은 각각 저농도 드레인 영역(17a) 및 저농도 소오스 영역(17b)에 의해 둘러싸여진다. 상기 저농도 드레인 영역(17a) 및 상기 고농도 드레인 영역(21a)은 드레인 영역을 구성하고, 상기 저농도 소오스 영역(17b) 및 상기 고농도 소오스 영역(21b)은 소오스 영역을 구성한다. 상기 저농도 소오스/드레인 영역(17b, 17a)은 내부회로를 구성하는 고전압 모스 트랜지스터의 소오스/드레인 영역(도시하지 않음)과 동시에 형성할 수 있다. 상기 게이트 전극(15)의 양 측벽에 스페이서(19)를 형성할 수도 있다. 상기 고농도 드레인 영역(21a) 및 상기 고농도 소오스 영역(21b)은 제2 도전형의 축퇴된(degenerated) 불순물 영역이 형성되도록 높은 농도로 도우핑시키는 것이 바람직하다. 상기 고농도 소오스 영역(21b)의 가장자리 주변에 제1 도전형의 축퇴된 픽업 영역(23)을 구비한다. 상기 픽업 영역(23)의 바닥은 반도체기판(5)과 접촉한다. 상기 고농도 소오스 영역(21b) 및 상기 픽업 영역(23)은 제너 다이오우드(ZD)를 구성한다. 이때, 상기 고농도 불순물 영역(21b) 및 상기 픽업 영역(23)은 축퇴될 수 있도록, 각각 1019/㎤ 내지 1021/㎤ 농도로 제 1 및 제 2 불순물을 주입함이 바람직하다. 또한, 상기 게이트 전극(15) 및 상기 게이트 전극(15) 양 옆의 소오스/드레인 영역은 필드 트랜지스터를 구성한다. 상기 제1 도전형 및 상기 제2 도전형은 각각 p형 및 n형이거나 n형 및 p형일 수도 있다. 여기서, 상기 필드 트랜지스터의 문턱전압은 내부회로의 동작전압보다 높고, 내부회로를 구성하는 모스 트랜지스터의 드레인 브레이크다운 전압보다 낮아야 한다. 또한, 상기 필드 트랜지스터의 드레인 브레이크다운 전압은 내부회로의 동작전압보다 높아야 한다.
상기 필드 트랜지스터 및 상기 제너 다이오우드(ZD)가 형성된 반도체기판은 층간절연막(28)에 의해 덮여진다. 상기 고농도 드레인 영역(21a)과 상기 게이트 전극(15)은 층간절연막(28)의 소정영역이 식각된 콘택홀을 통하여 신호패드 전극(29P)에 의해 서로 전기적으로 연결된다. 상기 신호패드 전극(29P)은 반도체소자의 내부회로에 전기적인 신호를 인가하는 신호패드(도1 또는 도 2의 P)와 연결된다. 한편, 상기 고농도 소오스 영역(21b)은 층간절연막(28)의 소정영역이 식각된 콘택홀을 통하여 전극(29G)와 접촉된다. 상기 제1 도전형 및 제2 도전형이 각각 p형 및 n형인 경우에 상기 전극(29G)은 반도체소자의 접지패드와 연결되고, 상기 제1 도전형 및 상기 제2 도전형이 각각 n형 및 p형인 경우에 상기 전극(29G)은 반도체소자의 전원패드와 연결된다. 또한, 상기 제1 도전형이 p형인 경우에 상기 반도체기판(5)은 접지패드와 연결되고, 상기 제1 도전형이 n형인 경우에 상기 반도체기판(5)은 전원패드와 연결된다.
도 6은 상기 도 5와 기본적으로 동일한 구조를 갖는다. 그러나, 도 6의 정전하 방전회로 구조체는 도 5의 전극(29G) 대신 제너 다이오우드(ZD)를 구성하는 고농도 소오스 영역(21b) 및 픽업 영역(23)을 서로 전기적으로 연결시키는 전극(29G')를 구비한다.
상기한 도 5 및 도 6의 동작원리는 도 1 및 도 2에서 설명한 동작원리와 동일하므로 이에 대한 설명은 생략하기로 한다.
도 7 및 도 8은 도 5 및 도 6의 필드 트랜지스터 대신에 액티브 트랜지스터를 채택한 정전하 방전회로에 해당한다.
도 7을 참조하면, 제1 도전형의 반도체기판(53)의 소정영역에 활성영역을 한정하는 소자분리막(도시하지 않음)을 구비하고, 상기 활성영역의 소정영역 상부에 게이트 절연막(55)이 개재된 게이트 전극(57)을 구비한다. 상기 제1 도전형의 반도체기판(53)은 제1 도전형의 웰 영역일 수도 있다. 상기 게이트 전극(53) 양 옆의 반도체기판에 각각 제2 도전형의 저농도 드레인 영역(59a) 및 제2 도전형의 저농도 소오스 영역(59b)을 구비한다. 상기 저농도 드레인 영역(59a) 및 저농도 소오스 영역(59b) 표면에 각각 제2 도전형의 고농도 드레인 영역(63a) 및 제2 도전형의 고농도 소오스 영역(63b)을 구비한다. 상기 고농도 드레인 영역(63a) 및 고농도 소오스 영역(63b)은 각각 저농도 드레인 영역(59a) 및 저농도 소오스 영역(59b)에 의해 둘러싸여진다. 상기 저농도 드레인 영역(59a) 및 상기 고농도 드레인 영역(63a)은 드레인 영역을 구성하고, 상기 저농도 소오스 영역(59b) 및 상기 고농도 소오스 영역(63b)은 소오스 영역을 구성한다. 상기 저농도 소오스/드레인 영역(59b, 59a)은 내부회로를 구성하는 고전압 모스 트랜지스터의 소오스/드레인 영역(도시하지 않음)과 동시에 형성할 수 있다. 상기 게이트 전극(57)의 양 측벽에 스페이서(61)를 형성할 수도 있다. 상기 고농도 드레인 영역(63a) 및 상기 고농도 소오스 영역(63b)은 제2 도전형의 축퇴된(degenerated) 불순물 영역이 형성되도록 높은 농도로 도우핑시키는 것이 바람직하다. 상기 고농도 소오스 영역(63b)의 가장자리 주변에 제1 도전형의 축퇴된 픽업 영역(65)을 구비한다. 상기 픽업 영역(65)의 바닥은 반도체기판(53)과 접촉한다. 상기 고농도 소오스 영역(63b) 및 상기 픽업 영역(65)은 제너 다이오우드(ZD)를 구성한다. 또한, 상기 게이트 전극(57) 및 상기 게이트 전극 (57) 양 옆의 소오스/드레인 영역은 액티브 트랜지스터를 구성한다. 상기 제1 도전형 및 상기 제2 도전형은 각각 p형 및 n형이거나 n형 및 p형일 수도 있다. 여기서, 상기 액티브 트랜지스터의 문턱전압은 내부회로의 동작전압보다 높고, 내부회로를 구성하는 모스 트랜지스터의 드레인 브레이크다운 전압보다 낮아야 한다. 또한, 상기 액티브 트랜지스터의 드레인 브레이크다운 전압은 내부회로의 동작전압보다 높아야 한다. 따라서, 상기 액티브 트랜지스터의 문턱전압을 조절하기 위하여 상기 게이트 전극(57) 하부의 반도체기판에 제1 도전형의 불순물로 적절히 도우핑된 채널영역(54)을 구비하는 것이 바람직하다. 이때, 상기 채널영역(54)은 저농도 드레인 영역(59a)으로부터 일정거리만큼 떨어지고, 저농도 소오스 영역(59b)과는 접하도록 형성되는 것이 바람직하다. 이는, 상기 저농도 드레인 영역(59a)의 접합 브레이크다운 전압이 감소하는 것을 방지하기 위함이다.
상기 액티브 트랜지스터 및 상기 제너 다이오우드(ZD)가 형성된 반도체기판은 층간절연막(70)에 의해 덮여진다. 상기 고농도 드레인 영역(63a)과 상기 게이트 전극(57)은 층간절연막(28)의 소정영역이 식각된 콘택홀을 통하여 신호패드 전극(71P)에 의해 서로 전기적으로 연결된다. 상기 신호패드 전극(71P)은 반도체소자의 내부회로에 전기적인 신호를 인가하는 신호패드(도 1 또는 도 2의 P)와 연결된다. 한편, 상기 고농도 소오스 영역(63b)은 층간절연막(70)의 소정영역이 식각된 콘택홀을 통하여 전극(71G)와 접촉된다. 상기 제1 도전형 및 제2 도전형이 각각 p형 및 n형인 경우에 상기 전극(71G)은 반도체소자의 접지패드와 연결되고, 상기 제1 도전형 및 상기 제2 도전형이 각각 n형 및 p형인 경우에 상기 전극(71G)은 반도체소자 의 전원패드와 연결된다. 또한, 상기 제1 도전형이 p형인 경우에 상기 반도체기판(53)은 접지패드와 연결되고, 상기 제1 도전형이 n형인 경우에 상기 반도체기판(53)은 전원패드와 연결된다.
도 8은 상기 도 7과 기본적으로 동일한 구조를 갖는다. 그러나, 도 8의 정전하 방전회로 구조체는 도 7의 전극(71G) 대신 제너 다이오우드(ZD)를 구성하는 고농도 소오스 영역(63b) 및 픽업 영역(65)을 서로 전기적으로 연결시키는 전극(71G')를 구비한다.
상기한 도 7 및 도 8의 동작원리는 도 1 및 도 2에서 설명한 동작원리와 동일하므로 이에 대한 설명은 생략하기로 한다.
도 9 및 도 10은 도 3 또는 도 4의 정전하 방전회로를 반도체기판에 구현한 구조체를 도시한 단면도들로서, 하나의 신호패드에 접속된 모스 트랜지스터 및 복수의 신호패드가 공유하는 공통 다이오우드를 나타낸다.
도 9를 참조하면, 제1 도전형의 반도체기판(101)의 소정영역에 제2 도전형의 웰 영역(105)을 구비한다. 상기 제2 도전형의 웰 영역(105) 주변의 반도체기판에 필드 트랜지스터를 구비한다. 상기 필드 트랜지스터는 게이트 전극(107), 제2 도전형의 소오스 영역 및 제2 도전형의 드레인 영역으로 구성된다. 상기 게이트 전극(107) 및 반도체기판(101) 사이에 소자분리막(103)이 개재되고, 상기 드레인 영역 및 소오스 영역은 각각 상기 게이트 전극(107) 양 옆의 반도체기판에 위치한다. 상기 드레인 영역은 제2 도전형의 저농도 드레인 영역(109a) 및 상기 저농도 드레인 영역(109a)에 의해 둘러싸여진 제2 도전형의 고농도 드레인 영역(113a)으로 구성된 다. 또한, 상기 소오스 영역은 제2 도전형의 저농도 소오스 영역(109b) 및 상기 저농도 소오스 영역(109b)에 의해 둘러싸여진 제2 도전형의 고농도 소오스 영역(113b)으로 구성된다. 상기 게이트 전극(107) 측벽에 스페이서(111)를 형성할 수도 있다. 상기 제2 도전형의 웰 영역(105) 표면에 제2 도전형의 웰 영역(105)에 의해 둘러싸여진 제2 도전형의 웰 픽업 영역(113)이 형성된다. 상기 웰 픽업 영역(113)은 상기 고농도 소오스/드레인 영역(113b, 113a)과 동시에 형성할 수 있다. 여기서, 상기 제2 도전형의 웰 영역(105) 및 상기 제1 도전형의 반도체기판(101)은 공통 다이오우드(도 3 또는 도 4의 DD)를 구성한다. 상기 제1 도전형 및 제2 도전형은 각각 p형 및 n형이거나, 이와는 반대로 n형 및 p형일 수도 있다. 상기 필드 트랜지스터의 문턱전압은 내부회로의 동작전압보다 높고, 내부회로를 구성하는 모스 트랜지스터의 드레인 브레이크다운 전압보다 낮아야 한다. 또한, 상기 필드 트랜지스터의 드레인 브레이크다운 전압은 내부회로의 동작전압보다 높아야 한다.
상기 필드 트랜지스터 및 상기 공통 다이오우드가 형성된 반도체기판은 층간절연막(115)에 의해 덮여진다. 상기 고농도 드레인 영역(113a) 및 상기 게이트 전극(107)은 상기 층간절연막의 소정영역이 식각되어 형성된 콘택홀을 통하여 신호패드 전극(117P)에 의해 서로 전기적으로 연결된다. 상기 신호패드 전극(117P)은 반도체소자의 내부회로에 전기적인 신호를 인가하는 신호패드(도 3 또는 도 4에 보여진 P1 내지 Pn중의 어느 하나)와 연결된다. 한편, 상기 고농도 소오스 영역(113b) 및 상기 웰 픽업 영역(113)은 층간절연막(115)의 소정영역이 식각된 콘택홀을 통하여 전극(117G)에 의해 서로 전기적으로 연결된다. 상기 제1 도전형 및 제2 도전형 이 각각 p형 및 n형인 경우에 상기 반도체기판(101)은 접지패드와 연결되고, 상기 제1 도전형 및 제2 도전형이 각각 n형 및 p형인 경우에 상기 반도체기판(101)은 전원패드와 연결된다.
도 10은 도 9와 기본적으로 동일한 구조를 갖는다. 그러나, 도 10의 정전하 방전회로 구조체는 도 9의 필드 트랜지스터 대신에 액티브 트랜지스터를 사용한다.
도 10을 참조하면, 제1 도전형의 반도체기판(201)의 소정영역에 제2 도전형의 웰 영역(205)을 구비한다. 상기 제2 도전형의 웰 영역(205) 주변의 반도체기판에 액티브 트랜지스터를 구비한다. 상기 액티브 트랜지스터는 게이트 전극(207), 제2 도전형의 소오스 영역 및 제2 도전형의 드레인 영역으로 구성된다. 상기 게이트 전극(207) 및 반도체기판(201) 사이에 게이트 절연막(204)이 개재되고, 상기 드레인 영역 및 소오스 영역은 각각 상기 게이트 전극(207) 양 옆의 반도체기판에 위치한다. 상기 드레인 영역은 제2 도전형의 저농도 드레인 영역(209a) 및 상기 저농도 드레인 영역(209a)에 의해 둘러싸여진 제2 도전형의 고농도 드레인 영역(213a)으로 구성된다. 또한, 상기 소오스 영역은 제2 도전형의 저농도 소오스 영역(209b) 및 상기 저농도 소오스 영역(209b)에 의해 둘러싸여진 제2 도전형의 고농도 소오스 영역(213b)으로 구성된다. 상기 게이트 전극(207) 측벽에 스페이서(211)를 형성할 수도 있다. 상기 제2 도전형의 웰 영역(205) 표면에 제2 도전형의 웰 영역(205)에 의해 둘러싸여진 제2 도전형의 웰 픽업 영역(213)이 형성된다. 상기 웰 픽업 영역(213)은 상기 고농도 소오스/드레인 영역(213b, 213a)과 동시에 형성할 수 있다. 여기서, 상기 제2 도전형의 웰 영역(205) 및 상기 제1 도전형의 반도체기판(201)은 공통 다이오우드(도 3 또는 도 4의 DD)를 구성한다. 상기 제1 도전형 및 제2 도전형은 각각 p형 및 n형이거나, 이와는 반대로 n형 및 p형일 수도 있다. 상기 액티브 트랜지스터의 문턱전압은 내부회로의 동작전압보다 높고, 내부회로를 구성하는 모스 트랜지스터의 드레인 브레이크다운 전압보다 낮아야 한다. 또한, 상기 액티브 트랜지스터의 드레인 브레이크다운 전압은 내부회로의 동작전압보다 높아야 한다. 따라서, 상기 게이트 전극(207) 하부의 반도체기판 표면에 문턱전압 조절을 위한 채널영역(206)을 구비하는 것이 바람직하다. 이때, 상기 채널영역(206)은 반도체기판(201)과 동일한 제1 도전형의 불순물로 도우핑되고, 저농도 드레인 영역(209a)과는 일정거리만큼 떨어지도록 형성하는 것이 바람직하다. 이는, 도 7의 채널영역(54)과 마찬가지로 상기 저농도 드레인 영역(209a)의 접합 브레이크다운 전압이 감소하는 것을 방지하기 위함이다.
상기 액티브 트랜지스터 및 상기 공통 다이오우드가 형성된 반도체기판은 층간절연막(215)에 의해 덮여진다. 상기 고농도 드레인 영역(213a) 및 상기 게이트 전극(207)은 상기 층간절연막(215)의 소정영역이 식각되어 형성된 콘택홀을 통하여 신호패드 전극(217P)에 의해 서로 전기적으로 연결된다. 상기 신호패드 전극(217P)은 반도체소자의 내부회로에 전기적인 신호를 인가하는 신호패드(도 3 또는 도 4에 보여진 P1 내지 Pn중의 어느 하나)와 연결된다. 한편, 상기 고농도 소오스 영역(213b) 및 상기 웰 픽업 영역(213)은 층간절연막(215)의 소정영역이 식각된 콘택홀을 통하여 전극(217G)에 의해 서로 전기적으로 연결된다. 상기 제1 도전형 및 제2 도전형이 각각 p형 및 n형인 경우에 상기 반도체기판(201)은 접지패드와 연결되고, 상기 제1 도전형 및 제2 도전형이 각각 n형 및 p형인 경우에 상기 반도체기판(201)은 전원패드와 연결된다.
도 9 및 도 10에 도시된 정전하 방전회로 구조체의 동작원리는 도 3 및 도 4에서 설명한 동작원리와 동일하므로 이에 대한 설명은 생략하기로 한다.
상기 도 9 및 도 10에 도시된 공통 다이오우드의 접합 면적은 도 3 및 도 4에서 설명한 바와 같이 종래의 정전하 방전회로에서 사용되는 다이오우드의 접합 면적보다 넓게 형성한다. 그리고, 상기 공통 다이오우드(DD)는 복수의 신호패드가 공유하므로 반도체소자의 칩 면적을 증가시키지 않고 정전하 방전회로의 특성을 개선시킬 수 있다. 예를 들면, 종래의 기술에서 하나의 신호패드에 접속된 다이오우드의 접합 면적이 50㎛2 이라면, 본 발명에서 10개의 신호패드가 공유하는 공통 다이오우드의 접합면적을 500㎛2 정도로 넓게 형성할지라도 반도체소자의 칩 면적이 증가하는 것을 방지할 수 있다. 이와 아울러서, 본 발명의 공통 다이오우드의 접합면적이 10배 정도 증가되어 상기 공통 다이오우드를 통하여 흐르는 정전하 방전 전류밀도(ESD current density)가 현저히 감소하는 효과를 얻을 수 있다. 이에 따라, 하나의 신호패드에 내부회로의 동작전압보다 높은 수백 내지 수천 볼트의 고전압이 순간적으로 인가되는 경우에 공통 다이오우드의 접합에 손상이 가해지는 현상을 현저히 감소시킬 수 있다.
도 11 내지 도 14 및 도 15a는 도 5의 정전하 방전회로 구조체를 제조하는 방법을 설명하기 위한 단면도들이고, 도 11 내지 도 14 및 도 15b는 도 6의 정전하 방전회로 구조체를 제조하는 방법을 설명하기 위한 단면도들이다.
도 11을 참조하면, 제1 도전형의 반도체기판, 예컨대 p형 반도체기판 상에 초기산화막(3)을 500Å 정도 형성한다. 상기 초기산화막(3)이 형성된 반도체기판에 P형 불순물, 예컨대 붕소이온을 100KeV의 에너지와 7.0×1012 ion atoms/㎠의 도우즈로 주입한다. 상기 P형 불순물이 주입된 반도체기판을 1150℃의 온도에서 6시간동안 열처리하여 제1 도전형의 웰 영역(5), 즉 P웰 영역을 형성한다. 상기 제1 도전형의 웰 영역(5)은 P형 불순물이 적절히 도우핑된 반도체기판일 수도 있다. 상기 열처리 공정을 실시한 후에 상기 초기산화막(3) 상에 실리콘질화막(7)을 형성한다. 상기 실리콘질화막(7) 상에 실리콘질화막의 소정영역을 노출시키는 포토레지스트 패턴(9)을 형성한다. 상기 포토레지스트 패턴(9)을 식각 마스크로 사용하여 상기 노출된 실리콘질화막을 식각하여 초기산화막(3)의 소정영역을 노출시킨다. 계속해서, 상기 포토레지스트 패턴(9)을 이온주입 마스크로 사용하여 상기 반도체기판에 P형 불순물, 예컨대 붕소이온을 40KeV의 에너지와 5×1013 ion atoms/㎠의 도우즈로 주입함으로써 상기 노출된 초기산화막(3) 아래의 반도체기판 표면에 필드 채널영역(10)을 형성한다. 상기 필드 채널영역(10)은 후속공정에서 형성되는 필드 트랜지스터의 문턱전압을 조절하기 위하여 형성하는 것이다.
도 12를 참조하면, 상기 포토레지스트 패턴(9)을 제거하고, 상기 실리콘질화막(7)이 패터닝된 결과물을 열산화시키어 상기 초기산화막(3)이 노출된 영역에 약 5000Å의 두께를 갖는 소자분리막(11), 즉 필드산화막을 형성한다. 상기 패터닝된 실리콘질화막(7)을 제거한 후에 상기 소자분리막(11)들 사이의 활성영역 표면에 P형 불순물, 예컨대 불화붕소(BF2) 이온을 80KeV의 에너지와 3×1012 ion atoms/㎠의 도우즈로 주입한다. 상기 불화붕소 이온을 주입하는 공정은 내부회로(도시하지 않음)를 구성하는 모스 트랜지스터의 문턱전압을 조절하기 위하여 실시하는 것이다. 상기 초기산화막(3)을 제거하여 활성영역을 노출시키고, 상기 노출된 활성영역 상에 게이트 절연막(13)을 형성한다. 상기 게이트 절연막(13)은 약 300Å의 두께를 갖는 열산화막으로 형성한다, 상기 게이트 절연막(13)은 내부회로를 구성하는 모스 트랜지스터의 게이트 절연막과 동시에 형성된다.
도 13을 참조하면, 상기 게이트 절연막(13)이 형성된 반도체기판 전면에 도전막, 예컨대 n형의 폴리실리콘막 및 텅스텐 실리사이드막으로 구성된 텅스텐 폴리사이드막을 형성한다. 상기 n형의 폴리실리콘막 및 상기 텅스텐 실리사이드막은 각각 2000Å 및 1500Å의 두께로 형성한다. 상기 텅스텐 폴리사이드막을 패터닝하여 상기 소자분리막(11) 상에 게이트 전극(15)을 형성한다. 상기 게이트 전극(15) 양 옆의 활성영역에 각각 제2 도전형의 불순물, 즉 n형 불순물을 주입하여 제2 도전형의 저농도 드레인 영역(17a) 및 제2 도전형의 저농도 소오스 영역(17b)를 형성한다. 바람직하게는, 상기 제2 도전형의 저농도 소오스/드레인 영역(17b, 17a)은 인(phosphorus) 이온을 120KeV의 에너지와 6×1012 ion atoms/㎠의 도우즈로 주입하여 형성한다. 이때, 상기 제2 도전형의 저농도 드레인 영역(17b)만 선택적으로 형성할 수도 있다. 다음에, 상기 저농도 소오스/드레인 영역(17b, 17a)이 형성된 결과물 전면에 CVD 산화막을 약 1500Å의 두께로 형성한다. 상기 CVD 산화막이 형성된 결과물을 약 1000℃의 온도에서 100분동안 열처리하여 상기 저농도 소오스/드레인 영역(17b, 17a) 내의 불순물을 확산시킨다. 다음에, 상기 CVD 산화막을 이방성 식각하여 상기 게이트 전극(15)의 측벽에 스페이서(19)를 형성한다. 상기 스페이서(19)를 형성하기 위한 이방성 식각 공정을 필요에 따라 실시하지 않을 수도 있다. 또한, 스페이서(19)를 형성하기 위한 CVD 산화막을 형성하지 않을 수도 있다. 상기 스페이서(19) 및 상기 게이트 전극(15)을 이온주입 마스크로 사용하여 상기 저농도 소오스/드레인 영역(17b, 17a)에 제2 도전형의 불순물, 예컨대 비소(As)이온을 주입하여 고농도 소오스/드레인 영역(21b, 21a)을 형성한다. 상기 고농도 드레인 영역(21a)은 저농도 드레인 영역(17a)에 의해 둘러싸여지고, 상기 고농도 소오스 영역(21b)은 저농도 소오스 영역(17b)에 의해 둘러싸여진다. 여기서, 상기 고농도 소오스/드레인 영역(21b, 21a)은 축퇴되도록(degenerated) 고농도, 예를들어 1019/㎤ 내지 1021/㎤ 농도로 도우핑시킨다.
도 14를 참조하면, 상기 고농도 소오스 영역(21b)의 가장자리에 제1 도전형의 불순물, 예컨대 붕소이온을 주입하여 상기 고농도 소오스 영역(21b)과 접하는 제1 도전형의 픽업 영역(23)을 형성한다. 상기 픽업 영역(23)은 축퇴되도록 고농도로, 예를들어 1019/㎤ 내지 1021/㎤ 농도로 도우핑시킨다. 상기 픽업 영역(23)의 바닥은 반도체기판(5)과 접하도록 형성한다. 상기 고농도 소오스 영역(21b) 및 상기 픽업 영역(23)은 제너 다이오우드(ZD)를 구성한다. 그리고, 상기 저농도 드레인 영 역(17a) 및 고농도 드레인 영역(21a)은 드레인 영역을 구성하고, 상기 저농도 소오스 영역(17b) 및 고농도 소오스 영역(21b)은 소오스 영역을 구성한다. 또한, 상기 게이트 전극(15) 및 상기 소오스/드레인 영역은 필드 트랜지스터를 구성한다. 상기 필드 트랜지스터 및 제너 다이오우드(ZD)가 형성된 반도체기판 전면에 제1 층간절연막(25) 및 제2 층간절연막(27)을 차례로 형성한다. 상기 제1 층간절연막(25)은 언도우프트 산화막, 예컨대 고온 산화막(HTO)으로 형성하는 것이 바람직하고, 상기 제2 층간절연막(27)은 평탄화 특성이 우수한 BPSG막으로 형성하는 것이 바람직하다. 상기 제1 및 제2 층간절연막(25, 27)은 층간절연막(28)을 구성한다.
도 15a를 참조하면, 상기 층간절연막(28)을 패터닝하여 상기 고농도 드레인 영역(21a), 상기 게이트 전극(15) 및 상기 고농도 소오스 영역(21b)을 노출시키는 콘택홀을 형성한다. 상기 콘택홀이 형성된 반도체기판 전면에 도전막, 바람직하게는 알루미늄과 같은 금속막을 형성한다. 상기 도전막을 패터닝하여 고농도 드레인 영역(21a) 및 게이트 전극(15)을 서로 연결시키는 신호패드 전극(29P)을 형성함과 동시에 상기 고농도 소오스 영역(21b)과 접촉하는 전극(29G)을 형성한다. 상기 신호패드 전극(29P)은 반도체소자의 신호패드(도 1 또는 도 2의 P)와 연결되고, 상기 전극(29G) 및 상기 반도체기판(5)은 접지패드와 연결된다.
한편, 상기 제1 및 제2 도전형이 각각 n형 및 p형인 경우에 상기 전극(29G) 및 상기 반도체기판(5)은 전원패드와 연결된다.
도 15b는 도 15a의 변형된 실시예를 도시한 단면도이다.
도 15b를 참조하면, 도 11 내지 도 14에서 설명한 방법과 동일한 방법으로 제1 도전형의 반도체기판(5)에 필드 트랜지스터, 제너 다이오우드(ZD), 및 층간절연막(28)을 형성한다. 이어서, 상기 층간절연막(28)을 패터닝하여 상기 고농도 드레인 영역(21a), 게이트 전극(15), 고농도 소오스 영역(21b) 및 픽업 영역(23)을 노출시키는 콘택홀을 형성한다. 상기 콘택홀이 형성된 반도체기판 전면에 도전막, 예컨대 알루미늄과 같은 금속막을 형성한다. 상기 도전막을 패터닝하여 고농도 드레인 영역(21a) 및 게이트 전극(15)을 전기적으로 연결시키는 신호패드 전극(29P)을 형성함과 동시에 고농도 소오스 영역(21b) 및 픽업 영역(23)을 전기적으로 연결시키는 전극(29G')을 형성한다. 상기 신호패드 전극(29P)은 반도체소자의 신호패드(도 1 또는 도 2의 P)와 연결되고, 상기 전극(29G')은 접지패드와 연결된다.
한편, 상기 제1 및 제2 도전형이 각각 n형 및 p형인 경우에 상기 전극(29G')은 전원패드와 연결된다.
도 16 내지 도 18 및 도 19a는 도 7의 정전하 방전회로 구조체를 제조하는 방법을 설명하기 위한 단면도들이고, 도 16 내지 도 18 및 도 19b는 도 8의 정전하 방전회로 구조체를 제조하는 방법을 설명하기 위한 단면도들이다.
도 16을 참조하면, 제1 도전형의 반도체기판, 예컨대 P형 반도체기판(53) 표면에 제1 도전형의 불순물을 주입하여 채널이온주입 영역(54)을 형성한다. 상기 채널이온주입 영역(54)은 후속공정에서 완성되는 액티브 트랜지스터의 문턱전압이 내부회로의 동작전압보다 높도록 조절하기 위하여 형성한다. 이때, 도 16에 도시된 바와 같이 상기 채널이온주입 영역(54)은 후속공정에서 형성되는 저농도 드레인 영역과 일정거리를 유지하도록 반도체기판(53)의 소정영역에 선택적으로 형성한다. 이는, 저농도 드레인 영역과 반도체기판(53) 사이의 접합 브레이크다운 전압이 일정전압, 구체적으로 내부회로의 동작전압보다 높은 전압을 유지하도록 하기 위함이다. 상기 P형 반도체기판(53)은 도 11에서 설명한 제1 도전형의 웰 영역(5), 즉 p웰 영역에 해당할 수도 있다. 상기 채널이온주입 영역(54)이 형성된 반도체기판 상에 게이트 절연막(55)을 형성한다. 상기 게이트 절연막(55)은 도 12에서 설명한 게이트 절연막(13)과 동일한 방법으로 형성한다. 상기 게이트 절연막(55) 상에 도전막, 예컨대 텅스텐 폴리사이드막을 형성하고, 상기 도전막을 패터닝하여 게이트 절연막(55)의 소정영역 상에 게이트 전극(57)을 형성한다. 상기 게이트 전극(57)을 이온주입 마스크로 사용하여 반도체기판에 제2 도전형의 불순물, 예컨대 N형의 불순물을 주입함으로써 게이트 전극(57) 양 옆의 반도체기판에 각각 제2 도전형의 저농도 드레인 영역(59a) 및 제2 도전형의 저농도 소오스 영역(59b)을 형성한다. 상기 제2 도전형의 소오스/드레인 영역(59b, 59a)은 도 13에서와 동일한 방법으로 형성한다.
도 17을 참조하면, 상기 게이트 전극(57) 측벽에 통상의 방법으로 스페이서(61)를 형성한다. 상기 스페이서(61)는 도 13에서와 동일한 방법으로 형성한다. 상기 게이트 전극(57) 및 상기 스페이서(61)를 이온주입 마스크로 사용하여 상기 저농도 소오스/드레인 영역(59b, 59a)에 제2 도전형의 불순물을 주입함으로써 제2 도전형의 고농도 소오스/드레인 영역(63b, 63a)을 형성한다. 상기 고농도 소오스/드레인 영역(63b, 63a)은 도 13에서와 동일한 방법으로 형성하고, 저농도 소오스/드레인 영역(59b, 59a)에 의해 둘러싸여진다. 상기 고농도 소오스/드레인 영역(63b, 63a)은 축퇴되도록 높은 농도로 도우핑시키는 것이 바람직하다. 상기 저농도 드레인 영역(59a) 및 상기 고농도 드레인 영역(63a)은 드레인 영역을 구성하고, 상기 저농도 소오스 영역(59b) 및 상기 고농도 소오스 영역(59a)은 소오스 영역을 구성한다. 상기 게이트 전극(57), 상기 소오스/드레인 영역은 액티브 트랜지스터를 구성한다.
도 18을 참조하면, 상기 고농도 소오스 영역(63b)의 가장자리에 제1 도전형의 불순물을 주입하여 상기 반도체기판(53)과 접촉하는 제1 도전형의 픽업 영역(65)을 형성한다. 상기 픽업 영역(65)은 도 14의 픽업 영역(23)과 동일한 방법으로 형성한다. 상기 픽업 영역(65) 및 상기 고농도 소오스 영역(63b)은 제너 다이오우드(ZD)를 구성한다. 상기 액티브 트랜지스터 및 제너 다이오우드(ZD)가 형성된 반도체기판 전면에 제1 층간절연막(67) 및 제2 층간절연막(69)을 차례로 형성한다. 상기 제1 및 제2 층간절연막(67, 69)은 도 14에서 설명한 방법과 동일한 방법으로 형성한다.
도 19a를 참조하면, 상기 제1 및 제2 층간절연막(67, 69)으로 구성된 층간절연막(70)을 패터닝하여 상기 고농도 드레인 영역(63a), 게이트 전극(57) 및 고농도 소오스 영역(63b)을 노출시키는 콘택홀을 형성한다. 상기 콘택홀이 형성된 반도체기판 전면에 도전막, 예컨대 알루미늄과 같은 금속막을 형성한다. 상기 도전막을 패터닝하여 고농도 드레인 영역(63a) 및 게이트 전극(57)을 서로 전기적으로 연결시키는 신호패드 전극(71P)을 형성함과 동시에 고농도 소오스 영역(63b)과 접촉하는 전극(71G)을 형성한다. 상기 신호패드 전극(71P)은 반도체소자의 신호패드(도 1 또는 도 2의 P)와 연결되고, 상기 전극(71G) 및 반도체기판(53)은 접지패드와 연결된다.
한편, 상기 제1 도전형 및 제2 도전형이 각각 n형 및 p형인 경우에 상기 전극(71G) 및 상기 반도체기판(53)은 전원패드와 연결된다.
도 19b는 도 19a의 변형된 실시예를 도시한 단면도이다.
도 19b를 참조하면, 도 16 내지 도 18에서 설명한 방법과 동일한 방법으로 제1 도전형의 반도체기판(53)에 액티브 트랜지스터, 제너 다이오우드(ZD), 및 층간절연막(70)을 형성한다. 이어서, 상기 층간절연막(70)을 패터닝하여 상기 고농도 드레인 영역(63a), 게이트 전극(57), 고농도 소오스 영역(63b) 및 픽업 영역(65)을 노출시키는 콘택홀을 형성한다. 상기 콘택홀이 형성된 반도체기판 전면에 도전막, 예컨대 알루미늄과 같은 금속막을 형성한다. 상기 도전막을 패터닝하여 고농도 드레인 영역(63a) 및 게이트 전극(57)을 전기적으로 연결시키는 신호패드 전극(71P)을 형성함과 동시에 고농도 소오스 영역(63b) 및 픽업 영역(65)을 전기적으로 연결시키는 전극(71G')을 형성한다. 상기 신호패드 전극(71P)은 반도체소자의 신호패드(도 1 또는 도 2의 P)와 연결되고, 상기 전극(71G')은 접지패드와 연결된다.
한편, 상기 제1 및 제2 도전형이 각각 n형 및 p형인 경우에 상기 전극(71G')은 전원패드와 연결된다.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다. 예를 들면, 본 발명은 도 5 내지 도 10에 도시된 저농도 소오스/드레인 영역(17a, 17b, 59a, 59b, 109a, 109b, 209a, 209b)을 포함하지 않을 수도 있 다. 이때, 도 5 내지 도 10에 있어서, 각 소오스/드레인 영역은 고농도 소오스/드레인 영역으로만 구성되거나, 엘디디형의 소오스/드레인 영역 및 고농도 소오스/드레인 영역으로 구성될 수도 있다. 여기서, 상기 엘디디형의 소오스/드레인 영역은 도 5 내지 도 10에 도시된 바와 같이 고농도 소오스/드레인 영역의 측면 및 바닥을 모두 감싸는 저농도 소오스/드레인 영역과는 달리 스페이서 하부에만 존재하여 고농도 소오스/드레인 영역의 일 측면만을 감싸는 것을 의미한다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 내부회로의 동작전압보다 높은 문턱전압을 갖는 모스 트랜지스터(필드 트랜지스터 또는 액티브 트랜지스터)와 터널링 전류 특성을 보이는 제너 다이오우드를 사용하여 정전하 방전회로를 구현함으로써, 신호패드에 내부회로의 동작전압보다 높은 전압이 인가되는 경우에 제너 다이오우드를 통하여 많은 터널링 전류를 바이패스시킬 수 있다. 이에 따라, 신호패드와 직접 접속된 모스 트랜지스터의 드레인 접합에 물리적인 손상이 가해지는 현상을 최소화시킬 수 있다. 또한, 상기 제너 다이오우드 대신에 접합면적이 크고 복수의 신호패드가 공유하는 하나의 공통 다이오우드를 채택함으로써, 반도체소자의 칩 면적 증가를 피하면서 정전하 방전 특성을 개선시킬 수 있다. 특히, 본 발명에 따르면, 고전압 반도체소자의 정전하 특성을 보다 더 개선시킬 수 있다.

Claims (18)

  1. 접지 패드, 전원 패드, 복수의 전기적인 신호 패드, 및 복수의 입력단을 갖는 내부회로를 포함하는 반도체소자의 정전하 방전회로에 있어서,
    상기 반도체소자의 내부회로에 전기적 신호를 전달하는 상기 복수의 전기적인 신호패드 와 상기 접지패드 또는 상기 전원패드 사이에 배치되고,
    상기 각 전기적인 신호 패드와 게이트 전극 및 드레인 영역이 접속된 복수의 모스 트랜지스터; 및
    상기 각 모스 트랜지스터의 소오스 영역과 접속된 하나의 공통 다이오우드를 포함하는 반도체소자의 정전하 방전회로.
  2. 제1항에 있어서, 상기 각 전기적인 신호 패드는 상기 내부회로의 각 입력단과 서로 접속된 것을 특징으로 하는 반도체소자의 정전하 방전회로.
  3. 제1항에 있어서, 상기 모스 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 반도체소자의 정전하 방전회로.
  4. 제1항에 있어서, 상기 NMOS 트랜지스터는 필드 트랜지스터 및 액티브 트랜지스터중 어느 하나인 것을 특징으로 하는 반도체소자의 정전하 방전회로.
  5. 제1항에 있어서, 상기 공통 다이오우드의 P형 영역 및 N형 영역은 각각 상기 접지패드 및 상기 각 NMOS 트랜지스터의 소오스 영역과 접속된 것을 특징으로 하는 반도체소자의 정전하 방전회로.
  6. 제1항에 있어서, 상기 각 NMOS 트랜지스터의 벌크 영역은 접지패드와 접속된 것을 특징으로 하는 반도체소자의 정전하 방전회로.
  7. 제1항에 있어서, 상기 각 NMOS 트랜지스터의 문턱전압은 상기 내부회로의 동작전압보다 높고, 상기 내부회로를 구성하는 모스 트랜지스터의 드레인 접합 브레이크 다운 전압보다 낮고, 상기 NMOS 트랜지스터의 드레인 브레이크 다운 전압보다 낮은 것을 특징으로 하는 반도체소자의 정전하 방전회로.
  8. 제1항에 있어서, 상기 모스 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 반도체소자의 정전하 방전회로.
  9. 제1항에 있어서, 상기 PMOS 트랜지스터는 필드 트랜지스터 및 액티브 트랜지스터중 어느 하나인 것을 특징으로 하는 반도체소자의 정전하 방전회로.
  10. 제1항에 있어서, 상기 공통 다이오우드의 P형 영역 및 N형 영역은 각각 상기 각 PMOS 트랜지스터의 소오스 영역 및 상기 전원패드와 접속된 것을 특징으로 하는 반도체소자의 정전하 방전회로.
  11. 제1항에 있어서, 상기 각 PMOS 트랜지스터의 벌크 영역은 상기 전원패드와 접속된 것을 특징으로 하는 반도체소자의 정전하 방전회로.
  12. 제1항에 있어서, 상기 각 PMOS 트랜지스터의 문턱전압의 절대값은 상기 내부회로의 동작전압보다 크고, 상기 내부회로를 구성하는 모스 트랜지스터의 드레인 접합 브레이크 다운 전압보다 작고, 상기 PMOS 트랜지스터의 드레인 브레이크 다운 전압보다 작은 것을 특징으로 하는 반도체소자의 정전하 방전회로.
  13. 제1 도전형의 반도체기판의 소정영역 상부에 형성된 게이트 전극;
    상기 게이트 전극 양 옆의 상기 반도체기판에 각각 형성된 제2 도전형의 저농도 소오스 영역 및 제2 도전형의 저농도 드레인 영역;
    상기 저농도 소오스 영역에 의해 둘러싸여진 제2 도전형의 고농도 소오스 영역 및 상기 저농도 드레인 영역에 의해 둘러싸여진 제2 도전형의 고농도 드레인 영역;
    상기 저농도 소오스 영역 주변의 상기 반도체기판에 형성된 제2 도전형의 웰 영역;
    상기 제2 도전형의 웰 영역에 의해 둘러싸여진 제2 도전형의 웰 픽업 영역; 및
    상기 고농도 드레인 영역 및 상기 게이트 전극을 전기적으로 연결시키는 신호패드 전극 및 상기 고농도 소오스 영역 및 상기 웰 픽업 영역을 전기적으로 연결시키는 배선을 포함하는 반도체소자의 정전하 방전회로 구조체.
  14. 제13항에 있어서, 상기 게이트 전극 및 상기 반도체기판 사이에 소자분리막 이 개재된 것을 특징으로 하는 반도체소자의 정전하 방전회로 구조체.
  15. 제13항에 있어서, 상기 게이트 전극 및 상기 반도체기판 사이에 소자분리막보다 얇은 게이트 절연막이 개재된 것을 특징으로 하는 반도체소자의 정전하 방전회로 구조체.
  16. 제13항에 있어서, 상기 제1 도전형 및 상기 제2 도전형은 각각 P형 및 N형인 것을 특징으로 하는 반도체소자의 정전하 방전회로 구조체.
  17. 제13항에 있어서, 상기 제1 도전형 및 상기 제2 도전형은 각각 N형 및 P형인 것을 특징으로 하는 반도체소자의 정전하 방전회로 구조체.
  18. 제13항에 있어서, 상기 게이트 전극 측벽에 스페이서를 더 구비하는 것을 특징으로 하는 반도체소자의 정전하 방전회로 구조체.
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