CN101931373A - 使用模拟放大器的输出电路 - Google Patents

Abstract

本发明涉及使用模拟放大器的输出电路，其包括：模拟放大器电路，该模拟放大器电路包括被构造为接收输入电压的差分放大器级和第一至第n个输出系统(n是大于1的自然数)；第一至第n个输出节点；输出焊盘；和第一至第n个静电保护电阻。第一至第n个输出系统的第i个输出系统(i是2与n之间的自然数)包括：第i个PMOS晶体管，其具有与第一至第n个输出节点中的第i个输出节点相连接的漏极和与差分放大器级的第一输出相连接的栅极；和第i个NMOS晶体管，其具有与第i个输出节点相连接的漏极和与差分放大器级的第二输出相连接的栅极。第一至第n个静电保护电阻分别被连接在第一至第n个输出节点和输出焊盘之间。

Description

使用模拟放大器的输出电路

技术领域

本发明涉及输出电路，并且更加具体地涉及用于在使用模拟放大器的输出电路中减少被连接至缓冲器的静电保护电阻的影响的技术。

背景技术

通常，在集成电路的输出电路中，静电保护电阻被串联地插入在输出级和输出焊盘之间。当没有串联地插入静电保护电阻时，输出级中的晶体管的尺寸必须被增加或者输出晶体管必须具有静电保护元件。然而，由于它们，寄生电容增加，芯片尺寸增加，或者不能够完成所想要的特性。

当静电保护电阻被串联地连接在输出级和缓冲器之间时，静电保护电阻的电阻值被设置在其中用于保护内部晶体管受静电影响所定义的条件被满足的范围内。静电保护电阻通常被设置为数十Ω至数百Ω的电阻值。当电阻值小于此范围时，不能够满足在MIL(军用)标准和EIAJ(日本电子工业协会)中所定义的静电保护标准。

然而，当静电保护电阻被连接至输出电路时，输出特性减小。下面将会描述静电保护电阻被连接至输出电路时的输出特性的减小。

图1示出使用运算放大器的输出电路的图。在图1中所示的输出电路中，静电保护电阻RESD被连接在模拟放大器电路101的输出和输出焊盘(pad)102之间。模拟放大器电路101包括差分放大器级103和输出级104。输出级104包括具有被连接至正电源电压V_DD的电源的源极的PMOS晶体管MP₁和具有被连接至负电源电压V_SS的电源的源极的NMOS晶体管MN₁。差分放大器级103的两个输出被连接至PMOS晶体管MP₁和NMOS晶体管MN₁的各自的栅极。静电保护电阻R_ESD的一端被共同地连接至PMOS晶体管MP₁和NMOS晶体管MN₁的各自的漏极，并且另一端被连接至输出焊盘102。静电保护电阻R_ESD的一端被连接至差分放大器级103的反相输入端子，并且执行反馈操作。输出级104进一步包括相位补偿电容C_P和C_N。相位补偿电容C_P和C_N的各自的一端被连接至PMOS晶体管MP₁和NMOS晶体管MN₁的各自的漏极，并且相位补偿电容C_P和C_N的各自的另一端被连接至差分放大器级103。

应注意的是，对于静电保护来说，除了静电保护电阻R_ESD之外，实际上通常并联地使用静电保护二极管。然而，由于本发明没有直接地涉及二极管，所以它的示图被移除并且其描述被省略。

在图1中所示的电路构造中，PMOS晶体管MP₁和NMOS晶体管MN₁的公共连接的漏极是模拟放大器电路101的输出。由于从此输出到反相输入端子执行反馈操作，所以构造所谓的电压跟随器连接并且从模拟放大器电路101的输出来输出与被提供给非反相输入端子的电压相同的电压。然后，经由静电保护电阻R_ESD从输出焊盘102最终输出从模拟放大器电路101输出的电压。在图1中所示的电路构造中，由于静电保护电阻R_ESD的影响，降低了输出波形。在静电保护电阻R_ESD的值更改的状态下当矩形波形被提供给模拟放大器电路101的非反相输入端子时通过绘制输出波形示出图2。根据图2可以理解，随着静电保护电阻R_ESD变大，输出波形变得平缓。当静电保护电阻R_ESD是零时，特性理想地变成最好的。然而，由于实际上不得不插入被确定满足标准的电阻值的静电保护电阻R_ESD，所以静电保护电阻R_ESD限制了输出特性。

另一方面，在日本专利公开(JP 2001-358300A：专利文献1)中公布一种用于在数字电路的输出电路中减少静电保护电阻的影响的技术。参考图3，将会描述专利文献1中描述的输出电路。图3中所示的输出电路包括n个PMOS晶体管MP₁至MP_n、n个NMOS晶体管MN₁至MN_n、PMOS静电保护电阻R_P1至R_Pn、NMOS静电保护电阻R_N1至R_Nn、内部电路105、输出端子缓冲器106、以及反相器107。PMOS晶体管MP₁至MP_n在它们的源极处被共同地连接至正电源电压V_DD的电源，并且NMOS晶体管MN₁至MN_n在它们的源极处被共同地连接至负电源电压V_SS的电源。PMOS静电保护电阻分别被连接至PMOS晶体管MP₁至MP_n的漏极并且用于R_N1至R_Nn的NMOS静电保护电阻分别被连接至NMOS晶体管MN₁至MN_n的漏极。反相器107的输入被连接至输出端子缓冲器106，并且输出被连接至内部电路105。PMOS晶体管MP₁至MP_n的各自的栅极和NMOS晶体管MN₁至MN_n的各自的栅极被共同地连接至内部电路105的输出。另外，PMOS静电保护电阻R_P1至R_Pn被连接在PMOS晶体管MP₁至MP_n的漏极和输出端子缓冲器106之间，并且NMOS静电保护电阻R_N1至R_Nn被连接在NMOS晶体管MN₁至MN_n的漏极和输出端子缓冲器106之间。

参考图3，由于静电浪涌，为了避免MOS晶体管的毁坏，插入PMOS静电保护电阻R_P1至R_Pn和NMOS静电保护电阻R_N1至R_Nn，并且通常取决于器件工艺，电阻值大约是数十Ω至数百Ω。静电保护电阻R_P1至R_Pn和R_N1至R_Nn的电阻值取决于各自的器件工艺而变化，但是要求将其设置为满足标准的电阻值。由于静电保护电阻的电压降引起如上所述的输出电路的特性劣化。然而，通过如图3中所示并联地连接多个MOS晶体管，电流能够分布到n个静电保护电阻。即，流过一个静电保护电阻的电流是原始电流的1/n。这样，由于流过各个静电保护电阻的电流而引起的电压降也是1/n，并且因此能够防止输出电路的特性劣化。

引用列表

专利文献1：JP 2001-358300A

发明内容

图3中所示的电路是数字电路中的输出电路的应用示例，并且图3中所示的电路构造不能够在不更改的情况下应用于模拟电路的输出电路。具体地，被称为无效(idling)电流的电流始终流过模拟电路的输出电路。例如，这等效于图3中从PMOS晶体管MP₁的漏极流到NMOS晶体管MN₁的漏极的电流。此无效电流是模拟电路特有的，并且对反馈放大器的相位裕量来说是重要的。在将图3中所示的示例应用于模拟电路的情况下，由于无效电流而引起的静电保护电阻的电压降妨碍所想要的输出特性。

因此，本发明提供一种使用差分放大器的输出电路，其中能够改进输出特性，同时避免由于无效电流引起的静电保护电阻的电压降。

在本发明的方面中，输出电路包括：模拟放大器电路，该模拟放大器电路包括被构造为接收输入电压的差分放大器级和第一至第n个输出系统(n是大于1的自然数)；第一至第n个输出节点；输出焊盘；以及第一至第n个静电保护电阻。第一至第n个输出系统的第i个输出系统(i是2与n之间的自然数)包括：第i个PMOS晶体管，该第i个PMOS晶体管具有与第一至第n个输出节点中的第i个输出节点相连接的漏极和与差分放大器级的第一输出相连接的栅极；和第i个NMOS晶体管，该第i个NMOS晶体管具有与第i个输出节点相连接的漏极和与差分放大器级的第二输出相连接的栅极。第一至第n个静电保护电阻分别被连接在第一至第n个输出节点和输出焊盘之间。

根据本发明，能够改进输出特性，并且避免由于无效电流引起的静电保护电阻的电压降。

附图说明

结合附图，根据某些实施例的以下描述，本发明的以上和其它目标、优点和特征将更加明显，其中：

图1是示出传统的输出电路的构造的电路图；

图2是示出静电保护电阻的电阻值被改变时输出电压波形的图；

图3是示出根据传统的数字电路的输出电路的构造的电路图；

图4是示出根据本发明的第一实施例的输出电路的构造的电路图；

图5是示出本发明的输出电路和传统技术的输出电路中的波形的图；

图6是示出根据本发明的第二实施例的输出电路的构造的电路图；以及

图7是示出根据本发明的第三实施例的输出电路的构造的电路图。

具体实施方式

在下文中，将会参考附图详细地描述根据本发明的使用运算放大器的输出电路。

[第一实施例]

图4是示出根据本发明的第一实施例的输出电路的构造的电路图。图4中所示的输出电路包括模拟放大器电路1、输出焊盘2、静电保护电阻R_ESD1和R_ESD2、以及反馈电阻R₁和R₂。

模拟放大器电路1包括差分放大器级3和输出级4。输出级4包括两个输出系统：包括PMOS晶体管MP₁和NMOS晶体管MN₁的一个输出系统和包括PMOS晶体管MP₂和NMOS晶体管MN₂的另一个输出系统。在本实施例中，PMOS晶体管MP₁和MP₂具有相同的W/L比率，并且NMOS晶体管MN₁和MN₂也具有相同的W/L比率。即，PMOS晶体管MP₁和MP₂具有相同的驱动性能，并且NMOS晶体管MN₁和MN₂具有相同的驱动性能。

PMOS晶体管MP₁和MP₂的源极被共同地连接至正电源电压V_DD的电源，并且栅极被共同地连接至差分放大器级3的一个输出。类似地，NMOS晶体管MN₁和MN₂的源极被共同地连接至负电源电压V_SS的电源，并且栅极被共同地连接至差分放大器级3的另一输出。输出级4的PMOS晶体管MP₁和NMOS晶体管MN₁的各自的漏极被共同地连接至模拟放大器电路1的输出节点N_out1，并且PMOS晶体管MP₂和NMOS晶体管MN₂的各自的漏极被共同地连接至输出节点N_out2。

静电保护电阻R_ESD1被连接在模拟放大器电路1的输出节点N_out1和输出焊盘2之间，并且静电保护电阻R_ESD2被连接在模拟放大器电路1的输出节点N_out2和输出焊盘2之间。在本实施例中，静电保护电阻R_ESD1和R_ESD2的电阻值是相同的。另外，反馈电阻R₁被连接在输出节点N_out1和差分放大器级3的反相输入端子之间，并且反馈电阻R₂被连接在输出节点N_out2和差分放大器级3的反相输入端子之间。在此连接中，反馈电阻R₁和R₂在各自的一端被共同地连接至差分放大器级3的反相输入端子。在本实施例中，反馈电阻R₁和R₂的电阻值是相同的。

输出级4进一步包括P侧相位补偿电容C_1P和C_2P以及N侧相位补偿电容C_1N和C_2N。P侧相位补偿电容C_1P和N侧相位补偿电容C_1N的各自的一端被共同地连接至输出节点N_OUT1。类似地，P侧相位补偿电容C_2P和N侧相位补偿电容C_2N的各自的一端被共同地连接至输出节点N_OUT2。P侧相位补偿电容C_1P和C_2P的另一端被共同地连接至差分放大器级3的一个输出。类似地，N侧相位补偿电容C_1N和C_2N的另一端被共同地连接至差分放大器级3的另一输出。

下面将会描述图4中所示的输出电路的操作。PMOS晶体管MP₁和MP₂的驱动性能是相同的，NMOS晶体管MN₁和MN₂的驱动性能是相同的，并且静电保护电阻R_ESD1和R_ESD2的电阻值是相同的。这时，输出节点N_out1和N_out2获取相同的电势。

由于静电保护电阻R_ESD1和R_ESD2的电阻值是相同的，反馈电阻R₁和R₂的电阻值是相同的，并且差分放大器级3的反相输入端子和非反相输入端子处于虚短路状态，所以非反相输入端子和逆时针方向端子具有相同的电势。即，反馈电阻R₁和R₂的公共连接点处的电压和到非反相输入端子的输入电压彼此相等。在这里，当在元件之间不存在变化时，电流没有流过反馈电阻R₁和R₂。另外，如上所述，输出节点N_out1和N_out2具有相同的电势。此外，由于相同的电流流过静电保护电阻R_ESD1和R_ESD2，从缓冲器流动的电流被分布到这两个系统。具体地，分别从输出节点N_out1和N_out2提供从缓冲器输出的电流的一半。这样，与传统的示例相比较，流过静电保护电阻R_ESD1和R_ESD2的电流是所要求的输出电流的一半。因此，能够实现输出瞬态响应波形的改进。

图5示出改进效果。图5示出图1的传统示例中的电路和图4的本发明中的电路的模拟结果被重叠时的波形图。基于通过率(throughrate)确定的上升波形和上升波形的大多数部分几乎是相同的。然而，在上面已经参考图2描述了取决于输出电阻值(在本示例中，静电保护电阻值)来确定所谓的波形的肩部。参考图5，应理解的是，与传统电路相比较，改进了输出的瞬态特性。根据附图，示出的效果小。然而，已经确认在输出幅度的0.5％/99.5％的值中能够获得大约20％的改进效果。

另外，在根据本实施例的输出电路的构造中，很难生成偏移电压。理由如下。即，在根据本实施例的输出电路中，采用电压跟随器连接(具体地，通过连接反相输入端子和输出而执行反馈操作的构造)。这样，被提供给非反相输入端子的输入电压V_in和输出电压V_out相等，并且

V_out＝V_in。

在根据本实施例的输出电路中，反馈电阻R₁和R₂被设置在反馈路径上。当由于MOS晶体管的元件变化在输出节点N_OUT1和N_OUT2之间生成电压差时，电流在反馈电阻R₁和R₂之间流动。在这里，当反馈电阻R₁和R₂的电阻值相同并且静电保护电阻R_ESD1和R_ESD2的电阻值相同，即使在输出节点N_OUT1和N_OUT2之间生成电压差，被连接至差分放大器级3的反相输入端子的反馈电阻R₁和R₂的公共连接点和被连接至输出焊盘2的静电保护电阻R_ESD1和R_ESD2的公共连接点处于相同的电压。即，输出电压变得等于被输出到输出焊盘2的电压。这意味着没有生成偏移电压。

[第二实施例]

图6是示出根据本发明的第二实施例的输出电路的构造的电路图。通过使图4中所示的电路构造一般化获得图6中所示的电路构造，并且具有n(n是大于1的自然数)个输出系统。图4中的电路构造是其中图6中的n＝2的示例。

具体地，在第二实施例中，模拟放大器电路1的输出级4包括n个PMOS晶体管MP₁至MP_n、以及n个NMOS晶体管MN₁至MN_n，并且这些MOS晶体管组成n个输出系统。PMOS晶体管MP₁至MP_n的各自的源极被共同地连接至具有正电源电压V_DD的电源，并且各自的栅极被共同地连接至差分放大器级3的输出中的一个。同时，NMOS晶体管MN₁至MN_n的各自的源极被共同地连接至具有负电源电压V_SS的电源，并且各自的栅极被共同地连接至差分放大器级3的输出中的另一个。PMOS晶体管MP_i(2≤i≤n)和NMOS晶体管MN_i的各自的漏极被连接至输出节点N_OUTi。第i个静电保护电阻R_ESDi被连接在输出焊盘2和输出节点N_OUTi之间。即，静电保护电阻R_ESD1至R_ESDi在它们各自的端将会被共同地连接至输出焊盘2。反馈电阻R_i被连接在输出节点N_OUTi和差分放大器级3的反相输入端子之间。即，反馈电阻R₁至R_n的各自端被共同地连接至差分放大器级3的反相端子。输入电压被提供给差分放大器级3的非反相输入端子。

输出级4进一步包括n个P侧相位补偿电容C_P1和C_Pn以及n个N侧相位补偿电容C_N1和C_Nn。P侧相位补偿电容C_Pi和N侧相位补偿电容C_Ni的各自的一端被共同地连接至输出节点N_OUTi。同时，P侧相位补偿电容C_P1和C_Pn的另一端被共同地连接至差分放大器级3，并且类似地，N侧相位补偿电容C_N1和C_Nn的另一端被共同地连接至差分放大器级3。

图6中所示的输出电路的操作在基本概念上与图4中所示的大致相同。在图6中所示的输出电路中，随着数目n增加，各静电保护电阻的电阻值能够被减少。即，根据图2可以理解，因为输出电阻被减少，所以输出波形更接近于理想的波形。

[第三实施例]

参考图7，将会描述根据本发明的第三实施例的输出电路的构造。在根据第三实施例的输出电路中，根据第一实施例(参考图4)更改反馈输入点。具体地，图4中的反馈电阻R₁和R₂被移除，并且替代这些元件，第三静电保护电阻R_EDS3被设置在差分放大器级3的反相输入端子和输出焊盘2之间。剩余的构造与第一实施例(图4)中的大致相同。应注意的是，如下的构造能够被应用于图6中所示的输出电路，即，其中，反馈电阻R₁和R_n被移除，第三静电保护电阻R_EDS3的一端被连接至差分放大器级3的反相输入端子，并且第三静电保护电阻R_EDS3的另一端被连接至输出焊盘2。

下面将会描述根据第三实施例的输出电路的构造。在根据第三实施例的输出电路中，在没有通过改变反馈输入点进行限制的情况下减少静电保护电阻R_EDS1和R_EDS2的影响。即，通过将静电保护电阻R_EDS1和R_EDS2引入反馈回路将包括静电保护电阻的输出阻抗压缩到1/(μβ)倍，其中μ是模拟放大器电路1的增益，并且β是反馈比率(由于电压跟随器的反馈比率是1，所以在这样的情况下β等于1(β＝1))。当模拟放大器电路1的增益足够大时，从输出焊盘2观察到的直流阻抗几乎变成零。另外，由于电流没有流过静电保护端子R_EDS3，所以被输出到输出焊盘2的输出电压和输入电压是相同的电压。在这样的场合下，在差分放大器级3的反相输入端子中，通过静电保护电阻R_EDS3来满足静电保护标准。由于剩余的操作与上述第一实施例和第二实施例中的大致相同，所以省略了解释。

在上面已经不同地描述了本发明的实施例。然而，将不会以限于上述实施例的方式来理解本发明。应注意的是，对本领域的技术人员来说显然的各种修改能够应用于本发明。

Claims (4)

1.一种输出电路，包括：

模拟放大器电路，所述模拟放大器电路包括：

差分放大器级，所述差分放大器级被构造为接收输入电压，

和

第一至第n个输出系统，n是大于1的自然数；

第一至第n个输出节点；

输出焊盘；以及

第一至第n个静电保护电阻，

其中，所述第一至第n个输出系统的第i个输出系统，i是2与n之间的自然数，包括：

第i个PMOS晶体管，所述第i个PMOS晶体管具有与所述第一至第n个输出节点中的所述第i个输出节点相连接的漏极和与所述差分放大器级的第一输出相连接的栅极；以及

第i个NMOS晶体管，所述第i个NMOS晶体管具有与所述第i个输出节点相连接的漏极和与所述差分放大器级的第二输出相连接的栅极，并且

其中，所述第一至第n个静电保护电阻分别被连接在所述第一至第n个输出节点和所述输出焊盘之间。

2.根据权利要求1所述的输出电路，进一步包括：

第一至第n个反馈电阻，

其中，所述差分放大器级包括非反相输入端子和反相输入端子，所述非反相输入端子被构造为接收所述输入电压，并且

其中，所述第一至第n个反馈电阻分别被连接在所述第一至第n个输出节点和所述反相输入端子之间。

3.根据权利要求1或者2所述的输出电路，进一步包括：

第一至第n个P侧相位补偿电容；以及

第一至第n个N侧相位补偿电容，

其中，所述第一至第n个P侧相位补偿电容的各自的一端分别与所述第一至第n个输出节点相连接，并且所述第一至第n个N侧相位补偿电容的各自的一端分别与所述第一至第n个输出节点相连接，并且

其中，所述第一至第n个P侧相位补偿电容的第i个P侧补偿电容以及所述第一至第n个N侧相位补偿电容的第i个N侧补偿电容的另一端分别与所述差分放大器级的所述第一和第二输出相连接。

4.根据权利要求1所述的输出电路，进一步包括：

第n+1个静电保护电阻，

其中，所述差分放大器级包括非反相输入端子和反相输入端子，所述非反相输入端子被构造为接收所述输入电压，并且

其中，所述第n+1个静电保护电阻被连接在所述输出焊盘和所述反相输入端子之间。

Images