CN103780069B - 减少电荷泵提升器梯级中静电放电效应的装置和方法 - Google Patents

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Abstract

本发明提供了减少电荷泵提升器梯级中静电放电效应的装置和方法。根据本发明的电压倍增器包括:多个电压倍增器单元,每个电压倍增器单元包括:至少两个交叉耦合MOS反相器;输入节点,其电耦合到第一多个MOS反相器并且配置成接收输入电压;输出节点,其电耦合到第一多个MOS反相器并且配置成输出输出电压;以及电容器,其与第一多个MOS反相器并联地电耦合到输入节点和输出节点,并且配置成把在输出节点接收到的静电脉冲的一部分分配到输入节点。多个电压倍增器单元被成序列地电耦合,使得除了多个电压倍增器单元中的最终单元以外,多个电压倍增器单元中的每个单元的输出节点被电耦合到所述序列中的紧邻着的后一个电压倍增器单元的输入节点。

Description

减少电荷栗提升器梯级中静电放电效应的装置和方法
技术领域
[0001] 本发明涉及微电子和半导体电路。更具体地,本发明涉及电荷栗电压倍增器。更具 体地,本发明涉及减少这种倍增器中快速负载变化或片外静电放电的负面效应。
背景技术
[0002] 通过电容耦合互补时钟信号驱动的交叉耦合M0S反相器单元是电荷泵中的高效构 造模块。这些单元可以用于提升输入直流(DC)电压至较高的电压输出水平。这些单元还可 以用于降低输入直流电压至较低的电压输出水平。正输入直流电压可以任选地被降低至零 伏以下的输出水平。
[0003]这些单元的己知应用在P.Favrat、P.Deval、M.J.Declercq的“A High-Efficiency CMOS Voltage Doubler,> (IEEE Journal of Solid-State Circuits,Vol.33,No.3,March 1998)和 R.Pelliconi 等人的 “Power Efficient Charge Pump in Deep Submicron Standard CMOS Technology”(Proc.27 ESSCIRC, 2001)中被提出。如图1所示,其是 Pelliconi的图 1 的备选图不或者J.Cha的 “Analysis and Design Techniques of CMOS Charge-Pump-Based Radio-Frequency Antenna-Switch Controllers”(IEEE Trans.On Circuits and Systems-I :Regular Papers,Vol • 56,No.5,May 2009)的图2的一部分,这些 公开描述了可以充当电压倍增器的双桶(dual-bucket)单元。
[0004]如图1所示,这里,输入电压Vlow被输入到两个M0SFET反相器。第一反相器包括 NM0S晶体管Ml和PM0S晶体管M3,而第二反相器包括匪0S晶体管M2和PM0S晶体管M4。两个反 相器的输出都耦合到输出电压Vhigh。时钟信号elk经由电容器C1耦合到Ml和M3的栅极以及 M2和M4的漏极。这里并未示出用于产生时钟信号的电路,但是用于产生时钟信号的许多电 路对本领域普通技术人员而言是熟知的。时钟信号elk的反相信号被表示为反相时钟信号 nclk,在elk为高电平时nclk为低电平,反之亦然。并未示出用于产生信号nclk的电路,但是 其在本领域中是熟知的。反相时钟信号nc 1 k经由电容器C2耦合到M2和M4的栅极以及Ml和M3 的漏极。本领域普通技术人员将会认识到以下方式:图1所示的电路可以在节点Vhigh输出 的电压比在节点Vlow输入的电压高。
[0005]例如图1所示类型的双桶单元可以通过把一个单元的输出Vhigh电连接到第二单 元的输入Vlow而被级联成多个级从而获得作为输入电压的较高倍数的输出电压。这可以重 复任意次数,只要电路能够处理输入和输出电压水平。这类示例性配置被记述在 R.Pelliconi等人的“Power Efficient Charge Pump in Deep Submicron Standard CMOS Technology”(Proc.27ESSCIRC,2001)中。
[0006]图2示出可以用于电压提升的级联的双桶单元的实例。如图2所示,单元205、207、 210以及用省略号(…)代表的任何数量的中间单元中的每个单元可以被级联。单元2〇5、 207、210中的每个单元以及任何中间单元可以按照图丨所示电路的方式配置。输入电压v_ L0W_IN被输入到对应于Vlow的节点212。单元205接收节点212处的输入,并在对应于Vhigh 的节点206输出较高的电压。节点206耦合到单元207的输入Vlow。单元207接收节点206处的 输入,并在对应于Vh i gh的节点208输出较高的电压。节点208可以耦合到节点209,或者可替 换地耦合到中间单元的输入。节点2〇9耦合到前一单元的输出电压,并且对应于单元210的 Vlow。单元210接收节点209处的输入,并在对应于Vhigh的节点211输出较高的电压。可替换 地,如上所述,级联的单元中的任何单元或全部单元可以配置成输出比输入电压低的电压。 因此,标记V_L0W_IN和V _HIGH_0UT代表典型的用途,但是V_L0W_IN实际上可以是比V_HIGH_ OUT高的电压。
[0007]时钟输入信号CLK_IN优选地被提供给放大器201、202。放大器201经由电容器203 输出经放大的时钟信号elk到单元205、207、210中的每个单元和任何中间节点(…)。放大器 202经由电容器2〇4输出反相时钟信号nclk到单元205、207、210中的每个单元和任何中间节 点(…)。这里没有针对中间节点(…)示出电容器203和204,但是如果使用了电容器203和 2〇4,则将按照与针对单元2〇5、207、210所示的方式相同的方式来连接电容器203和204。即, 对应于任何中间节点(…)的电容器2〇3将被连接在信号c 1 k和该节点之间。对应于任何中间 节点(…)的电容器204将被连接在信号nclk和该节点之间。
[000S] 节点211提供来自单元210的输出电压V_HIGH_0UT。节点211优选地经由电容器213 親合到地。
[0009]与图1所示类型的单一单元相比,图2所示类型的级联单元可以用于提供高得多的 倍数的输入电压。图2的级联电路消除了Dickson电荷泵的至少一个缺点,即图2的级联电路 不会导致Dickson电荷栗中存在的二极管两端的电压降。
[0010] 在图2的装置的优选正常操作中,沿着梯级的各个节点212、206、208、209、211处的 电压相对规则地分布处的电压和V_HIGH_0UT处的电压之间。此外,跨越每个单 元(例如,205、207、210)的一些小电容器和相对大的电阻会减少泄露的纹波和不规则效应。 因此,跨越每个单元205、207、210的本地电压差不会超过时钟驱动器的相对低的电源。如果 构造有各器件的阱被设计成耐受相对高的直流电压,则每个单元内的本地M0S晶体管可以 利用由薄氧化层制成的栅极来构造。这种薄层氧化物栅极构造通常允许更紧凑的元件尺 寸,并且对于任何给定的元件导通电阻允许更高的效率。如M.D.Ker、S.L.Chen、C.S.TsaU3 c<Design of Charge Pump Circuit With Consideration of Gate-Oxide Reliability in Low-Voltage CMOS processes^ (IEEE Journal of Solid-State Circuits,Vol.41, No.5,May 20〇6)所教导的那样,这类薄层氧化物栅极结构预期不会遭受栅极-氧化物可靠 性问题的影响。
[0011] 然而,如果节点V_HIGH_0UT被连接到具有外部的最终去耦电容器的片外电路,则 合乎需要的是使该结构对静电放电(“ESD”)不敏感。因为节点V_HIGH_0UT优选地是高电压 节点,所以合乎需要的是在衬垫(pad)内使用ESD保护装置。这些装置和衬垫均未在此示出, 因为这类结构对于本领域普通技术人员而言是熟悉的。然而,即使对于这样的结构,节点V_ HIGH_0UT处的片内电压仍可能会受到急剧且相对高的电压瞬变。这些瞬变可能会比具有薄 层氧化物器件的芯片中的正常芯片操作条件下遇到的瞬变高得多。在这样的瞬变中,电荷 栗的最终单元210会暴露于这样的电压瞬变、并且可能会被该瞬变损坏或破坏。
[0012]合乎需要的是,减少由于来自片外的来源的急剧和/或高电压瞬变而对电荷泵的 各单元造成的损坏或破坏量。
[0013]同样合乎需要的是,减少对跨越单元的过电压敏感的其他类型的单元遭受的损坏 和破坏量。因此,这里描述的本发明并不局限于仅适用于交叉耦合M0S反相器单元。
发明内容
[0014] 本发明通过提供与级联的电压提升单元一起使用的新颖电路和操作模式来减少 或消除上面提到的问题。本发明通过提供把电容器与级联结构内的一个或多个单元并联地 耦合到节点vlow和节点vhigh的实施例,来减少或消除这些问题。
[0015] 在另一实施例中,电容器可以跨越级联结构内的多于一个的单元而被并联耦合。
[0016] 在又一实施例中,电阻器可以串联耦合在最终单元和输出负载之间。
附图说明
[0017] 在考虑结合附图给出的以下详细说明后,本发明的上述及其它目的和优点将变得 明了,在附图中同样的附图标记始终指代同样的部件,并且在附图中:
[0018] 图1示出用于双桶单元电压提升器的现有技术电路。
[0019] 图2示出用于电压提升的级联双桶单元的现有技术电路。
[0020] 图3示出根据本发明的示例性电路。
[0021] 图4示出通过使用本发明而可以看到的电压曲线的潜在改善。
[0022] 图5示出根据本发明的示例性电路。
[0023] 图6示出根据本发明的示例性电路。
具体实施方式
[0024] 图3示出本发明的示例性实施例,其包括在节点209和311之间耦合到电压倍增器 单元210的具有电容C_esd的电容器312。具有电阻1?_£33(1的电阻器313可以电耦合在节点311 和节点V_HIGH_0UT 314之间。最后,电容器315可以电耦合在节点314和地之间以减少静电 放电效应。当这样的电容器不存在或者不够大时,静电放电效应可能会更有问题。
[0025] 如果跨越每个单元耦合的(上面提到的)小电容器较大,则这些电容器会允许把瞬 时过电压更好地分配在几个单元上,从而减小损坏或破坏包括最终单元210在内的每个单 独单元的可能性。然而,当遇到ESD时,时钟电容器203、204表现得就像它们是接地电容器那 样。时钟电容器203、204还会衰减最内部的单元(例如,节点209和节点206之间的那些单元) 上的过电压,但是会使最终单元210暴露于ESD。电容器203、204可以例如在提供30V以及50U A〜100uA的负载电流的电荷泵中被实现为6pF的厚氧化物电容器。由于这些原因,时钟电容 器通常不能够解决本发明试图解决的问题。此外,把时钟电容器203、204增大到足够解决 ESD问题的电容会显著增加电容器203、204的尺寸,并且会不合需要地增加在芯片上形成这 些电容器所需的面积。
[0026]因此,合乎需要的是形成这样的电容器(例如,电容器312):其足够大从而能减小 由ESD导致的过电压的影响,并且由此保护最终的几个或若干单元。这种电容器的可能的配 置的两个实例在图5和6中示出。图5中的优选实施例包括在节点311和522与单元210并联电 耦合的电容器312。电容器519优选地在节点521和522与单元517并联电耦合。电容器518优 选地在节点520和521与单元516并联电耦合。因为最终单元210通常会遭遇来自ESD的最大 电压,所以优选的是形成具有比其他电容器大的电容的电容器312。例如,在配置成提供30 伏以及50yA〜lOOyA的负载电流的电荷栗电压倍增器的实现方案中,电容器312可以是lOpF 至15pF的电容器,而电容器518和519可以各自被形成为5pF或更小的电容器。本领域普通技 术人员将会认识到的是,可以使用这里公开的本发明来实现具有很大不同的(即,更大或更 小)电容的电荷栗电压倍增器。例如,在目标为5yA负载电流的装置中,电容器可以具有小得 多的电容,并且在具有较大M0S器件的有更大电容的装置中,可以根据需要增大电容来提供 本发明的益处。可以认识到的是,在将装置增大到更大电容的过程中的某个点,芯片上器件 的尺寸会变得相当大、并且可能会达到以为了实现电容器和其他半导体器件而所需的芯片 面积量为基础的可行性的某些极限。尽管图5和6只示出了三个单元516、517、210,但是本领 域普通技术人员将会认识到的是,这些图中示出的配置可以扩展到另外的单元。
[0027]如图5所示,在优选实施例中,单元210是最终单元,并且节点311电耦合到V_HIGH_ OUT,优选地经由电阻器313或者直接电耦合到V_HIGHJ)UT。单元210的vhigh节点耦合到节 点311并且单元210的vlow节点親合到节点522。单元517直接位于单元210前面。单兀517的 vhigh节点親合到节点522,并且单元210的vlow节点親合到节点521。单元516直接位于单兀 517前面。单元516的vhigh节点親合到节点521,并且单元516的vlow节点親合到节点520。对 于图3中所示的实施例,节点520可以对应于节点212、节点206、节点208、或者从节点311开 始去除至少三个电压倍增器单元后的任何中间节点(用“…”表示)。
[0028]如图6所示,另一实施例可以把电容器518和519的功能替换为具有不同配置的电 容器618和619。电容器619被配置成跨越最终两个单元517和210,并且在节点521和311并联 耦合到这些单元。电容器618被配置成跨越最终三个单元516、517和520,并且在节点520和 311并联耦合到这些单元。
[0029]图5和6中示出的配置可以以各种方式互换。例如,电容器312和519可以与电容器 618组合而不是与电容器518组合。在另一示例性配置中,电容器312和518可以与电容器619 组合而不是与电容器519组合。可替换地,可以消除电容器518或618。也可以例如把电容器 618和518—起使用、或者把电容器619和519—起使用从而实现本发明的效果。这些不同的 配置将会使过电压以不同的方式得到分配,其中基于级联结构中各个单元的不同配置,所 述不同的方式是合乎需要的。
[0030] 在最终两个单元517、210或最终三个单元516、517、210上分配由ESD引起的过电 压,常常足以减少或消除在最终单元210承受全部过电压的情况下会导致的损坏或破坏。本 发明还预期到:可以通过利用电容器跨越那些另外的单元来在更大数量的单元上分配过电 压。然而,这样的分配可能不是必要的,并且可能会在形成额外的电容器的过程中导致芯片 面积的不必要浪费。本领域普通技术人员将会认识到的是,电容器312、518、519、618、619可 以以许多方式实现,包括金属-金属方式、M0S等。
[0031]除了增加电容器(例如,电容器312、519、518、618、619)之外,同样合乎需要的是在 节点311和V_HIGH_0UT节点314之间串联地增加电阻器313。该电阻器313将与电容器一起参 与ESD脉冲的衰减。如果被使用,则电阻器313的追加电阻会轻微降低电压提升器的正常性 能。但是电阻器313可以配置成使得该性能降低处于可接受的范围内,因为所描述的电压提 升器的输出抗阻相对较高。本领域普通技术人员将会认识到的是,电阻器313的各种配置可 以取决于以下因素而处于最佳值:设计者的目标,其它元件的配置,以及关于可接受的性能 退化与针对ESD脉冲的期望防护水平之间的权衡方面的设计者偏好。
[0032]图4是本发明的潜在有益效果的示例性图解。本领域普通技术人贝将会认识到的 是,利用不同的制造工艺或装置配置,即使使用具有相似电气特性的电路元件仍可能会导 致偏离这里所示的值的至少一些偏差,可能是较大的偏差。因此,可能无法精确地重复实验 中给出的值。曲线401示出节点V_H IGH_0UT处的示例性预期E SD脉冲。如图所示,曲线401的 脉冲在大约30伏达到峰值。曲线402示出在没有本发明的电容器312的情况下节点311处的 绝对电压。如图所示,曲线402在曲线401达到峰值后不久在超过24伏的电压达到峰值。曲线 403示出在没有本发明的电容器519或619的情况下节点522处的绝对电压。如图所示,曲线 403在大约13伏达到峰值。曲线406示出在没有本发明的电容器51S或618的情况下节点521 处的绝对电压。如图所示,曲线406在2至4伏之间达到峰值。相应的单元210和517受到如曲 线所示的各单元的相应输入和输出节点之间的电压差。曲线404示出在添加有本发明的电 容器312的情况下节点311处的绝对电压。如图所示,曲线404在小于14伏的电压达到峰值。 曲线405示出在添加有本发明的电容器519的情况下节点522处的绝对电压。如图所示,曲线 405在小于8伏的电压达到峰值。曲线407示出在添加有本发明的电容器518的情况下节点 521处的绝对电压。如图所示,曲线407在大约2伏达到峰值。图4所示的示例性益处假定关于 曲线402、403和406,输出电阻为IkOhm。关于曲线404、405和407,假定输出电阻为8k0hm并且 保护电容为15pF。(如上面关于实现所公开的发明的过程中使用的电容器所指示的那样,本 领域普通技术人员将会认识到的是,较轻的电荷栗需要较大的电阻,并且重负载需要小电 阻。)可以看出,在曲线401所示的30V ESD脉冲存在的情况下,通过添加电阻器和电容器,使 得节点311处的峰值电压从曲线402中的高于24V下降到曲线404中的小于14V。类似地,相同 条件下,节点522处的峰值电压从曲线4〇3中的高于UV下降到曲线405中的小于8V。最终单 元上的过电压的这种显著降低将会极大地减小由ESD脉冲可能造成的损坏或破坏。
[0033]本领域普通技术人员将会认识到的是,图3、5和6不出的以及上面另外讨论的ESD 保护电路可以针对级联电路(诸如图2所示的级联电路)内的一个、两个、三个、或任何数量 的单元实现。本领域普通技术人员还将认识到的是,本发明的保护电路也可以用于保护各 单元免受除ESD以外的其他情形中发生的输出负载或输出电压的快速变化。

Claims (12)

1. 一种电压倍增器电路,包括: 多个电压倍增器单元;和 至少三个电容器, 其中所述至少三个电容器各自在一端被电耦合到同一个点, 所述至少^个电容器中的每个电容器在另一端被耦合到不同的点,并且, 所述至少三个电容器中的第一电容器与所述多个电压倍增器单元中的第一电压倍增 器单元并联耦合,所述至少三个电容器中的第二电容器与所述多个电压倍增器单元中的第 一电压倍增器单元和第二电压倍增器单元并联耦合,并且所述至少三个电容器中的第三电 容器与所述多个电压倍增器单元中的第一电压倍增器单元、第二电压倍增器单元以及第三 电压倍增器单元并联耦合, ~ 其中所述第一电压倍增器单元是连接在所述电压倍增器电路的输出端的电压倍增器 单元。
2. 如权利要求1所述的电压倍增器电路,其中所述第一电容器具有10pF〜15汗的电容。
3. 如权利要求1所述的电压倍增器电路,还包括: 电阻器,其串联连接在所述第一电压倍增器单元的输出节点和整个电压倍增器电路的 输出端之间。
4.如权利要求3所述的电压倍增器电路,其中所述电阻器的电阻为5k0hm〜10k0hm。
5.如权利要求1所述的电压倍增器电路,其中所述至少三个电容器中的任一个电容器 是利用金属-金属或者MOS制造方式形成的。
6.—种电压倍增器,包括: 权利要求1所述的电压倍增器电路的多个电压倍增器单元,每个电压倍增器单元包括: 至少两个交叉耦合MOS反相器,并且 其中所述多个电压倍增器单元被成序列地电耦合,使得除了所述第一电压倍增器单元 以外,所述多个电压倍增器单元中的每个单元的输出节点被电耦合到所述序列中的紧邻着 的后一个电压倍增器单元的输入节点。
7.如权利要求6所述的电压倍增器,其中所述多个电压倍增器单元包括至少三个电压 倍增器单元。
8.如权利要求6所述的电压倍增器,还包括: 电阻器,其串联连接在所述第一电压倍增器单元的输出节点和整个电压倍增器的输出 之间,电压倍增器的所述输出被配置成连接到负载。
9.一种分配过电压的方法,包括: 将瞬时过电压跨越电压倍增器电路的多个电压倍增器单元进行分配,使用至少三个电 容器进行所述分配, 将所述至少三个电容器中的每个电容器在一端电耦合到同一个点,将所述至少三个电 容器中的每个电容器在另一端耦合到不同的点,其中所述耦合包括: 将所述至少三个电容器中的第一电容器与所述多个电压倍增器单元中的第一电压倍 增器单元并联耦合, 将所述至少三个电容器中的第二电容器与所述多个电压倍增器单元中的第一电压倍 增器单元和第二电压倍增器单元并联耦合,并且, 将所述至少三个电容器中的第三电容器与所述多个电压倍增器单元中的第一电压 增器单元、第二电压倍增器单元以及第三电压倍增器单元并联耦合, 、n 、其中所述第电压倍增器单兀是连接在所述电压倍增器电路的输出端的电压倍增器 单元。
10.如权利要求9所述的分配过电压的方法,所述分配包括: 以防止对所述多个电压倍增器单元中的每个单元造成损坏的方式对过电压进行分配。
11.如权利要求9所述的分配过电压的方法,还包括: 。 通过连接到所述多个电压倍增器单元中的所述第一电压倍增器单元的输出的电阻器 来衰减所述过电压。
12.如权利要求11所述的分配过电压的方法,其中所述电阻器的电阻为5k〇hm〜 10k0hm〇
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