CN113421600B - 一种面向异质集成的cmos接口电路 - Google Patents
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Abstract
本发明提供了一种面向异质集成的CMOS接口电路，包括：放大电路和双模码字转换电路。通过放大器电路实现信号放大，通过双模码字转换电路实现归零码转非归零码并输出。本发明公开的接口电路具有信噪比高，全自动进行归零码转非归零码，误码率低，延迟低，功耗低等优点；本发明适用于异质集成的接口电路中。
Description
技术领域
本发明涉及集成电路领域，尤其涉及一种异质集成的接口电路。
背景技术
半导体产业已经逐渐进入“后摩尔时代”，通过减小晶体管尺寸维持摩尔定律已经几乎不再可能，量子计算逐渐成为了一种潜在的解决方案。量子计算机不仅需要有快速的信号处理能力，同时应该有大容量数据存储能力。然而，由于超导的低集成密度和低驱动能力，大容量超导存储器成为了限制其发展的瓶颈。与现有超导存储电路相比，基于成熟CMOS工艺的静态随机存储电路(SRAM)在面积和驱动能力上均具有巨大的优势。因此，超导-CMOS异质集成为单磁通量子电路(Rapidsinglefluxquantum,RSFQ)的大规模集成提供了一种较好的解决方案。超导电路由约瑟夫森结构成，其输出信号具有低摆幅、低占空比、非归零码的特点。而CMOSSRAM电路通常要求输入信号为满摆幅的归零码，显然，RSFQ电路与CMOS电路之间无法直接进行信号传输。因此，在超导-CMOS存储器之间建立一个异质集成的接口电路，是至关重要的。
发明内容
根据上述趋势，本发明提供了一种CMOS接口电路，其放大电路可以读取异质电路的高速低摆幅的输入信号，其双模码字转换电路调整输入时钟信号的相位，使得采样时的时钟信号与放大器的输出信号相位一致，并与放大器的输出信号通过D触发器采样，实现数据从归零码转换为非归零码。
为了达到上述目的，本发明的实施例提供了一种异质集成的接口电路，该电路包括放大电路，双模码字转换电路。其中，放大电路包括源跟随器电路，中间级差分放大电路，输出级差分放大电路；双模码字转换电路具有两种工作模式，第一种为读取放大电路输出信号的相位，与外界提供的时钟CLK相位进行鉴相，并把外部输入的时钟信号CLK移向至与放大电路输出信号同相，最后移向后的时钟信号与放大电路输出信号进行采样输出，第二种为读取放大电路输出信号的相位，与外界提供的时钟CLK相位进行鉴相，并把放大电路输出信号移向至与外界时钟CLK信号同相，最后移向后的放大电路输出信号与时钟信号进行采样输出。
其中，放大电路的源跟随器电路包括，第一PMOS管，第二PMOS管，第三PMOS管，第四PMOS管，所述第一PMOS管栅极接异质电路的输出信号，其源极与第三PMOS管漏极、第二NMOS管栅极连接，其漏极与第二PMOS管漏极、第二PMOS管栅极、地电位连接，第二PMOS管的源极与第四PMOS管的漏极、第三NMOS管的栅极连接，第三PMOS管、第四PMOS管的栅极与偏置电压VBP1连接，第三PMOS管，第四PMOS的源极与电源电位连接；
其中，放大电路的中间级差分放大电路包括，第五PMOS管，第六PMOS管，第一NMOS管，第二NMOS管，第三NMOS管，所述第一NMOS管的栅极与偏置电压VBN1连接，第二NMOS管的源极、第三NMOS管的源极、第一NMOS管的漏极相接，第二NMOS管的漏极、第五PMOS管的漏极、第五PMOS管的栅极、第六PMOS管的栅极与第七PMOS管的栅极连接，第三NMOS管的漏极与第六PMOS管的漏极、第八PMOS管的栅极连接，第五PMOS管的源极、第六PMOS管的源极与电源电位连接；
其中，放大电路的输出级差分放大电路包括，第七PMOS管，第八PMOS管，第九PMOS管，第四NMOS管，第五NMOS管，第六NMOS管，所述第七PMOS管的漏极与第四NMOS管的栅极、第四NMOS管的漏极、第五NMOS管的栅极连接，第七PMOS管的栅极与第二NMOS管的漏极、第五PMOS管的漏极、第五PMOS管的栅极、第六PMOS管的栅极连接，第七PMOS管的源极、第八PMOS管的源极与第九PMOS管的漏极连接，第八PMOS管的栅极与第三NMOS管、第六PMOS管的漏极相接，第八PMOS管的漏极与第十PMOS管的栅极、第五NMOS管的漏极、第六NMOS管栅极相接，第四NMOS管的源极、第五NMOS管的源极、第六NMOS的源极与地电位连接，第十PMOS管的漏极与第六NMOS管的漏极并作为放大电路的输出端，第十PMOS管的源极与电源电位连接，第六NMOS管的源极与地电位连接；
其中，Dual-mode RZ-NRZ converter电路包括，Data edge detector电路，Divider电路，第一MUX电路，第二MUX电路，Programmabledelayline电路，Phasedetector电路，PhaseSelector电路，Retimer电路；所述Dataedgedetector电路的输入与放大电路电路输出连接，Dataedgedetector电路的输出与第一MUX电路输入、Phasedetector电路输入连接，Divider电路的输入与外界时钟CLK相接，第一MUX电路的输入与放大器放大电路的输出、Dataedgedetector电路的输出相接，第一MUX电路的选择控制端与Divider电路的输出相接，第二MUX电路的输入与外界时钟CLK信号、第一MUX电路的输出端相接，第二MUX电路的输出与Programmabledelayline电路的输入相接，Programmabledelayline电路的输入与第二MUX电路的输出、PhaseSelector电路的输出相接，Programmabledelayline电路的输出与Phasedetector电路的输入相接，Phasedetector电路的输入与Programmabledelayline电路的输出、Dataedgedetector电路的输出、外界控制信号MODE以及外界时钟信号CLK相接，Phasedetector电路的输出与PhaseSelector电路的输入相接，PhaseSelector电路的输出与Programmabledelayline电路的输入相接，Retimer电路的输入与放大电路的输出、Programmabledelayline电路的输出，外界时钟信号CLK、外界控制信号MODE相接，Retimer电路的输出位电路总输出。
其中，Dataedgedetector电路包括，第一D触发器，第二D触发器，第一反相器，第一与门，所述第一D触发器的D输入端与电源相接，第一D触发器的时钟CLK输入端与放大电路放大电路的输出相接，第一D触发器的复位端与外界复位信号RN相接，第一D触发器的输出端与第二D触发器的复位端、第一与门的输入端相接，第二D触发器的D输出端与电源相接，第二D触发器的时钟CLK输入端与放大电路放大电路的输出相接，第二D触发器的复位端与第一D触发器的输出端、第一与门的输入端相接，第二D触发器的输出端与第一反相器的输入端相接，第一反相器的输出端与第一与门的输入端相接，第一与门的输入端与第一D触发器的输出端、第二D触发器的复位端相接。
其中，Programmabledelayline电路包括n级反相器，第十一PMOS管，所述反相器的级数根据电路的频率来确定，第十一PMOS管的栅极与外界控制信号VC相接，第十一PMOS管的源端与电源相接，第十一PMOS管的漏极与n级反相器的电源输入端相接。
其中，Phasedetector电路包括第三MUX电路，第四MUX电路，第二反相器，第三D触发器，所述第三MUX电路的输入端与外界时钟信号CLK、Programmabledelayline电路的输出端相接，第三MUX电路的选择控制端与外界控制信号MODE相接，第四MUX电路的输入端与Programmabledelayline电路的输出端、第二反相器的输出端相接，第二反相器的输入端与Dataedgedetector电路输出端相接，第三D触发器的D输入端与第三MUX电路的输出端相接，第三D触发器的时钟CLK输入端与第四MUX电路的输出端相接，第三D触发器的复位端与外界复位信号RN相接。
其中，PhaseSelector电路包括第五MUX电路，第六MUX电路，第四D触发器，所述第五MUX电路的输入端与Programmabledelayline电路的输出端、放大电路的输出端相接，第五MUX电路的选择控制端与外界控制信号MODE相接，所述第六MUX电路的输入端与外界时钟CLK信号、Programmabledelayline电路的输出端相接，第六MUX电路的选择控制端与外界控制信号MODE相接，第四D触发器的D输入端与第五MUX电路的输出端相接，第四D触发器的时钟输入端与第六MUX电路的输出相接，第四D触发器的复位端与外界复位信号RN相接。
本发明的上述方案至少包括以下有益效果：
在本发明的实施例中，源跟随器可以识别超低压高频的输入信号，并把输入电压搬迁到中间级放大器可识别的电压区域，通过两级放大电路后可以实现满摆幅输出。Dual-mode RZ-NRZ converter电路可以通过D触发器读取输入信号相位，再通过D触发器、二选一数据选择器、延迟电路、判断电路、选择电路调整输入时钟信号的相位，使其与数据信号同相，最后使用该时钟信号与输入信号采样，从而实现低延迟归零码转非归零码。
附图说明
图1为CMOS接口电路；
图2为本发明具体实施例中放大电路；
图3为本发明具体实施例中Dual-mode RZ-NRZ converter电路；
图4为本发明具体实施例中Dual-mode RZ-NRZ converter电路的Data edgedetector电路；
图5为本发明具体实施例中Dual-mode RZ-NRZ converter电路的Programmabledelay line电路；
图6为本发明具体实施例中Dual-mode RZ-NRZ converter电路的Phase detector电路；
图7为本发明具体实施例中Dual-mode RZ-NRZ converter电路的Phase Selector电路。
附图标记说明：
VIN CMOS接口电路输入信号
SA_OUT CMOS放大电路的输出信号
CLK外界提供的时钟信号
MODE外界提供的控制信号
DOUT CMOS接口电路输出信号
VBP1第三PMOS管、第四PMOS管的偏置电压
VBP2第一NMOS管的偏置电压
DIN Dual-mode RZ-NRZ converter电路输入信号
DE Data edge detector电路的输出信号
SEL Divider输出信号
DLY Programmable delay line电路的输出信号
C[k：0]Programmable delay line电路的输出信号
Q[k：0]Phase detector电路的输出信号
FLAG Phase Selector电路的输出信号
MODE外界提供的控制信号
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应该理解，可以以各种形式实现本公开而不被这里阐述的实施例所限制。
如图1至图5所示，一种CMOS接口电路，其包括放大器源跟随器、放大器中间级差分放大电路、放大器输出级差分放大电路、Dual-mode RZ-NRZ converter电路。
其中，放大器源跟随器的输入端口VIN与异质电路的输出信号相接，放大器源跟随器的输出端口与放大器中间级差分放大电路的输入端相接，放大器中间级差分放大电路的输出端口与放大器输出级差分放大电路的输入端口相接，放大器输出级差分放大电路的输出端口SA_OUT与Dual-mode RZ-NRZ converter电路的输入端相接。
其中，在本发明的具体实施例中，异质电路的输出信号幅值在20mv左右，若不加源跟随器，后面两级放大器讲无法识别该信号。因此加入源跟随器作为放大器的输入级是有必要的。
其中，在本发明的具体实施例中，放大器的输出信号为归零码，对于存储电路来说一般是读取不了归零码数据，因此把归零码数据转换为非归零码数据是很有必要的，Dual-mode RZ-NRZ converter电路的功能是把放大器输出的归零码数据转换为同频率的非归零码数据
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (7)
1.一种CMOS接口电路，包括：放大电路，双模码字转换电路；其特征在于，异质电路的低压高频输出信号作为放大电路的输入信号，并实现无误码低延迟信号放大；双模码字转换电路把放大电路的输出信号作为输入信号，双模码字转换电路具有两种工作模式，第一种为读取放大电路输出信号的相位，与外界提供的时钟CLK相位进行鉴相，并把外部输入的时钟信号CLK移向至与放大电路输出信号同相，最后移向后的时钟信号与放大电路输出信号进行采样输出，第二种为读取放大电路输出信号的相位，与外界提供的时钟CLK相位进行鉴相，并把放大电路输出信号移向至与外界时钟CLK信号同相，最后移向后的放大电路输出信号与时钟信号进行采样输出。
2.根据权利要求1所述的一种CMOS接口电路，其特征在于，所述放大电路包括，第一PMOS管，第二PMOS管，第三PMOS管，第四PMOS管，第五PMOS管，第六PMOS管，第七PMOS管，第八PMOS管，第九PMOS管，第十PMOS管，第一NMOS管，第二NMOS管，第三NMOS管，第四NMOS管，第五NMOS管，第六NMOS管；所述第一PMOS管栅极接异质电路的输出信号，其源极与第三PMOS管漏极、第二NMOS管栅极连接，其漏极与第二PMOS管漏极、第二PMOS管栅极、地电位连接，第二PMOS管的源极与第四PMOS管的漏极、第三NMOS管的栅极连接，第三PMOS管、第四PMOS管的栅极与偏置电压VBP1连接，第三PMOS管的源极、第四PMOS的源极与电源电位连接；所述第一NMOS管的栅极与偏置电压VBN1连接，第二NMOS管的源极、第三NMOS管的源极、第一NMOS管的漏极相接，第二NMOS管的漏极、第五PMOS管的漏极、第五PMOS管的栅极、第六PMOS管的栅极与第七PMOS管的栅极连接，第三NMOS管的漏极与第六PMOS管的漏极、第八PMOS管的栅极连接，第五PMOS管的源极、第六PMOS管的源极与电源电位连接；其中，所述第七PMOS管的漏极与第四NMOS管的栅极、第四NMOS管的漏极、第五NMOS管的栅极连接，第七PMOS管的栅极与第二NMOS管的漏极、第五PMOS管的漏极、第五PMOS管的栅极、第六PMOS管的栅极连接，第七PMOS管的源极、第八PMOS管的源极与第九PMOS管的漏极连接，第八PMOS管的栅极与第三NMOS管的漏极、第六PMOS管的漏极相接，第八PMOS管的漏极与第十PMOS管的栅极、第五NMOS管的漏极、第六NMOS管栅极相接，第四NMOS管的源极、第五NMOS管的源极与地电位连接，第十PMOS管的漏极与第六NMOS管的漏极并作为放大电路的输出端，第十PMOS管的源极与电源电位连接，第六NMOS管的源极与地电位连接。
3.根据权利要求1所述的一种CMOS接口电路，其特征在于，所述双模码字转换电路包括，Data edge detector电路，Divider电路，第一MUX电路，第二MUX电路，Programmabledelay line电路，Phase detector电路，Phase Selector电路，Retimer电路，所述Dataedge detector电路的输入与放大电路电路输出连接，Data edge detector电路的输出与第一MUX电路输入、Phase detector电路输入连接，Divider电路的输入与外界时钟CLK相接，第一MUX电路的输入与放大器放大电路的输出、Data edge detector电路的输出相接，第一MUX电路的选择控制端与Divider电路的输出相接，第二MUX电路的输入与外界控制信号MODE、外界时钟CLK信号、第一MUX电路的输出端相接，第二MUX电路的输出与Programmable delay line电路的输入相接，Programmable delay line电路的输入与第二MUX电路的输出、Phase Selector电路的输出相接，Programmable delay line电路的输出与Phase detector电路的输入相接，Phase detector电路的输入与Programmable delayline电路的输出、Data edge detector电路的输出、外界控制信号MODE以及外界时钟信号CLK相接，Phase detector电路的输出与Phase Selector电路的输入相接，Phase Selector电路的输出与Programmable delay line电路的输入相接，Retimer电路的输入与放大电路的输出、Programmable delay line电路的输出、外界时钟信号CLK、外界控制信号MODE相接，Retimer电路的输出位电路总输出。
4.根据权利要求3所述的一种CMOS接口电路，其特征在于，所述Data edge detector电路包括，第一D触发器，第二D触发器，第一反相器，第一与门，所述第一D触发器的D输入端与电源相接，第一D触发器的时钟CLK输入端与放大电路放大电路的输出相接，第一D触发器的复位端与外界复位信号RN相接，第一D触发器的输出端与第二D触发器的复位端、第一与门的输入端相接，第二D触发器的D输出端与电源相接，第二D触发器的时钟CLK输入端与放大电路放大电路的输出相接，第二D触发器的复位端与第一D触发器的输出端、第一与门的输入端相接，第二D触发器的输出端与第一反相器的输入端相接，第一反相器的输出端与第一与门的输入端相接，第一与门的输入端与第一D触发器的输出端、第二D触发器的复位端相接。
5.根据权利要求3所述的一种CMOS接口电路，其特征在于，所述Programmable delayline电路包括n级反相器，第十一PMOS管，所述反相器的级数根据电路的频率来确定，第十一PMOS管的栅极与外界控制信号VC相接，第十一PMOS管的源端与电源相接，第十一PMOS管的漏极与n级反相器的电源输入端相接。
6.根据权利要求3所述的一种CMOS接口电路，其特征在于，所述Phase detector电路包括第三MUX电路，第四MUX电路，第二反相器，第三D触发器，所述第三MUX电路的输入端与外界时钟信号CLK、Programmable delay line电路的输出端相接，第三MUX电路的选择控制端与外界控制信号MODE相接，第四MUX电路的输入端与Programmable delay line电路的输出端、第二反相器的输出端相接，第二反相器的输入端与Data edge detector电路输出端相接，第三D触发器的D输入端与第三MUX电路的输出端相接，第三D触发器的时钟CLK输入端与第四MUX电路的输出端相接，第三D触发器的复位端与外界复位信号RN相接。
7.根据权利要求3所述的一种CMOS接口电路，其特征在于，所述Phase Selector电路包括第五MUX电路，第六MUX电路，第四D触发器，所述第五MUX电路的输入端与Programmabledelay line电路的输出端、放大电路的输出端相接，第五MUX电路的选择控制端与外界控制信号MODE相接，所述第六MUX电路的输入端与外界时钟CLK信号、Programmable delay line电路的输出端相接，第六MUX电路的选择控制端与外界控制信号MODE相接，第四D触发器的D输入端与第五MUX电路的输出端相接，第四D触发器的时钟输入端与第六MUX电路的输出相接，第四D触发器的复位端与外界复位信号RN相接。
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| CP03 | Change of name, title or address | ||
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