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STAND DER TECHNIK
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1. Gebiet der Erfindung
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Die
vorliegende Erfindung betrifft die Bauweise elektronischer Schaltungen.
Im Besonderen betrifft die vorliegende Erfindung eine Zelle mit
variabler Verzögerung
mit selbst vorspannendem Verbraucher zur Verwendung bei der Erreichung
eines differentiellen Ausgangssignals.
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2. Beschreibung des Stands
der Technik
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Das
europäische
Patent
EP-A-0490690 offenbart
eine symmetrische Verstärkerschaltung
mit vier Lasttransistoren und zwei Eingangstransistoren, welche
erste und zweite Inverter darstellen. Eine Veränderung der Ausgabe jedes Inverters
wird an einen Lasttransistor des anderen Inverters übertragen.
Ein weiterer Transistor für
die Stromregelung, der zwischen einem Eingangstransistor und Erde
oder zwischen einem Lasttransistor und einer Stromversorgung angeordnet
ist, unterbricht den Durchgangsstrom, wenn der Betrieb der Verstärkerschaltung nicht
notwendig ist, und er unterstützt
die Verstärkung,
wenn sich die Verstärkerschaltung
im Einsatz befindet.
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Das
U.S. Patent US-A-4.794.349 offenbart einen
vollständig
differentiellen, symmetrischen CMOS-Betriebsleistungsverstärker mit
einer differentiellen Eingangsstufe, zwei identischen parallelen Verstärkungsstufen
und zwei identischen parallelen Ausgangsstufen. Eine Ausgangs-Gleichtaktsteuerschaltung,
die dauerhaft oder abgetastet betrieben werden kann, wird ebenso
offenbart wie eine Schaltung zur Steuerung des Gleichstrom-Vormagnetisierungsstroms
durch die Ausgangsstufen bzw. die Ausgabestufen unter Ruhebedingungen.
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Das
europäische
Patent
EP-A-0427509 offenbart
eine Schaltung zur Wiederherstellung eines Taktsignals aus einem
wahlfreien NRZ-Datensignal, mit einem Phasendetektor zum Feststellen
der Phasendifferenz zwischen dem wahlfreien NRZ-Datensignal und
einem Taktsignal und zum Erzeugen eines Phasensignals, das die Phasendifferenz
darstellt. Eine Verzögerungsvorrichtung
weist ein differentielles Paar von Transistoren auf, wobei deren
Emitter mit entsprechenden Stromquellen verbunden sind. Die Stromquelle
weist eine erste Stufe auf, um ein Signal von einem Detektor zu
empfangen und zum die Spannung für
die Eingabe in eine zweite Stufe zu reduzieren, die eine Stromausgabe
bereitstellt, welche binäre
Größenwerte
aufweist.
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Das
U.S. Patent US-A-5.576.647 offenbart einen
spannungsgeregelten differentiellen Transkonduktor mit einem differentiellen
Paar von Toren bzw. Gate-Anschlüssen
zu entsprechenden positiven und negativen Eingängen, und mit Drain-Anschlüssen, die
mit entsprechenden negativen und positiven Ausgängen gekoppelt sind. Verbraucher
bzw. Lasteinrichtungen koppeln die Ausgänge mit einer Stromversorgung.
Eine Vorrichtung mit negativer Konduktanz koppelt den negativen
Eingang mit dem positiven Eingang.
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Zu
Zwecken der Rausch- bzw. Geräuschreduzierung
ist es häufig
wünschenswert
eine differentielle Signalisierung anstatt einer Eintaktsignalisierung
zu verwenden. Für
eine Verstärkungsvorrichtung
wie etwa einen Operationsverstärker,
der ein differentielles Paar verwendet, ist ein Verbraucher bzw. eine
Lasteinrichtung mit hoher Impedanz erforderlich. Darüber hinaus
muss die Lasteinrichtung so ausgewählt werden, dass der Spannungsabfall
an den Lasttransistoren des differentiellen Paars nicht so hoch
ist, dass das differentielle Paar in den Trioden-Betriebsbereich
eintritt. Dies wird für
gewöhnlich dadurch
erreicht, dass Stromquellen als die Lasteinrichtungen an jedem Schenkel
des differentiellen Paars verwendet werden. Zum Beispiel fungiert
ein Transistor mit einem in geeigneter Weise extern erzeugten Vormagnetisierungsstrom,
der dessen Gate-Anschluss angelegt wird, so dass der Transistor
in Sättigung
bzw. gesättigt
bleibt, als eine ungefähr
konstante Stromquelle. Somit ziehen zwei Transistoren mit entsprechend
vorgespannten bzw. vormagnetisierten Gate-Anschlüssen Strom und stellen eine
Lasteinrichtung mit hoher Impedanz bereit. Die Erzeugung des Vormagnetisierungsstroms,
der den Gate-Anschlüssen
zugeführt
wird, muss jedoch sehr präzise
erfolgen, um die Lasttransistoren und Transistoren mit differentiellem
Paar in Sättigung
zu halten.
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Die
Abbildung aus 1 zeigt eine Prinzipskizze einer
dem Stand der Technik entsprechenden Zelle mit variabler Verzögerung.
Ein differentielles Paar 1 empfängt eine differentielle Eingangsspannung
an dessen Gate-Anschlüssen.
Ein zweites differentielles Paar 2 empfangt ein differentielles
Steuersignal an dessen Gate-Anschlüssen. Bei einem der Transistoren
des differentiellen Paars 2 ist der Drain-Anschluss mit
den Source-Anschlüssen
des ersten differentiellen Paars gekoppelt. Bei dem zweiten Transistor
des differentiellen Paars 2 ist der Drain-Anschluss mit
den Source-Anschlüssen
eines Paars kreuzgekoppelter Transistoren gekoppelt, die wiederum
mit den Drain-Anschlüssen
des ersten differentiellen Paars 1 gekoppelt sind. Der
Vorspannungstransistor 4 wird durch eine extern bereitgestellte
Spannung NBIAS gesteuert und regelt die Menge des Stroms, die durch
das zweite differentielle Paar 2 gezogen bzw. entnommen
wird. Ein zweiter Vorspannungstransistor 3 ist mit den
Source-Anschlüssen
des ersten differentiellen Paars 1 gekoppelt und stellt
sicher, dass die Transistoren des ersten differentiellen Paars 1 in
dem Sättigungsbereich
bleiben. Das erste differentielle Paar 1 wird durch ein Paar
von Transistoren 6 mit Diodenverbindung sowie einen variablen
Widerstand versorgt, der durch die kreuzgekoppelten Transistoren 5 erzeugt
wird. Dieses Ausführungsbeispiel
variiert den effektiven Widerstand, den das erste differentielle
Paar 1 erfährt, indem
positive Rückkopplung
eingesetzt wird. Somit wird der Strom zwischen dem Verstärker und
den kreuzgekoppelten Transistoren 5 variiert, um einen konstanten
Ausgangsschwung aufrechtzuerhalten. Leider sind die differentiellen
Steuerspannungen unter Verwendung dieses Ansatzes nicht symmetrisch. Im
Besonderen passt ein Anstieg der Spannung an einem der Steuerknoten
die Frequenz nicht in gleichem Maße an wie ein Rückgang der
Spannung an dem anderen Steuerknoten. Dies führt zu einer nichtlinearen
Verstärkungskurve
für einen
spannungsgeregelten Oszillator (VCO) unter Verwendung dieser Zellen.
Der Durchschnittsfachmann auf dem Gebiet erkennt, dass die Linearität der Verstärkungskurve bei
VCOs sehr wichtig ist. Im Besonderen steht die Linearität der Verstärkungskurve
in direktem Verhältnis
zu Jitter-Verhalten in dem Ausgangssignal des VCO.
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Die
Abbildung aus 2 zeigt eine Prinzipskizze und
ein Blockdiagramm einer anderem dem Stand der Technik entsprechenden
Verzögerungszelle.
Ein Spannungs-Strom-Umsetzer 30 wird eingesetzt, um einen
Steuervormagnetisierungsstrom (IBIAS) aus einer angelegten Steuerspannung
zu erzeugen. Dieser Vormagnetisierungs- bzw. Vorspannungsstrom wird
durch den Einsatz der Steuerspannung CTLBIAS in die VCO-Stufen gespiegelt.
Der Spannungs-Strom-Umsetzer 30 verwendet ein differentielles
Paar 31, das durch einen Vorspannungstransistor 33 mit
einem externen Strom NBIAS, der an dessen Gate-Anschluss angelegt
wird, vorbelastet bzw. vorgespannt wird. Bei dem differentiellen Paar 31 wird
ein differentielles Steuersignal an dessen Gate-Anschlüsse angelegt.
Der Spiegeltransistor 35 spiegelt den durch den Transistor 37 mit
Diodenverbindung gezogenen Strom. Der Transistor 36 wird so
gekoppelt, dass die Konfiguration abgeschlossen wird. Dieser gespiegelte
Strom IBIAS stellt den Vormagnetisierungsstrom für eine Verzögerungsstufe 140 bereit.
Leider führt
der Umsetzer 30 eine Verzöerung in den Phasenregelkreis
ein, von wann sich die Spannung verändert bis wann sich die Frequenz
verändert.
Dies weist eine negative Auswirkung auf das Jitter-Verhalten auf
und verringert die Stabilität
des Phasenregelkreises.
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In
der Verzögerungsstufe 140 empfängt ein differentielles
Paar 12 eine differentielle Eingabe IN und INZ. Das differentielle
Paar 12 ist mit einem Vorspannungstransistor 13 gekoppelt,
der durch die Vorspannung CTLBIAS gesteuert wird. Der Vorspannungstransistor 13 fungiert
als eine Stromquelle, welche einen Strom I durch das differentielle
Paar zur Erde zieht. Vier Transistoren bilden den Verbraucher bzw.
die Lasteinrichtung 10. Ein Transistor 21 mit
Diodenverbindung und ein Transistor 11 ohne Diodenverbindung
sind entlang jedes Schenkels des differentiellen Paars 12 gekoppelt.
Die Impedanz der Lasteinrichtung 10 diktiert die Höhe der Verstärkung, die
an den Ausgangsknoten 14 vorhanden ist. Die Vorspannung
LOADBIAS muss an den Gate-Anschluss der Transistoren 11 ohne
Diodenverbindung bereitgestellt werden, so dass die Transistoren 11 an dem
Schaltpunkt in Sättigung
bleiben. Die Summe der Ströme,
die durch die Lasteinrichtung 10 gezogen werden, muss gleich
I sein, oder zumindest einer der Transistoren verlässt den
Sättigungsbereich.
Da CTLBIAS so festgelegt ist, dass sich der Transistor 13 in
Sättigung
befindet und einen Strom I liefert, müssen die beiden Seiten der
Lasteinrichtung 112 an dem Schaltpunkt liefern bzw. bereitstellen.
Wenn LOADBIAS nicht genau festgelegt ist, können die beiden Seiten zu viel
oder zu wenig Strom ziehen. Als Folge dessen wird einer oder werden
mehrere der Transistoren der Lasteinrichtung oder des differentiellen
Paares aus der Sättigung
gedrängt.
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Um
sicherzustellen, dass die Verzögerungsstufe
in Sättigung
verbleibt, wird eine spezielle Schaltung benötigt, um zu gewährleisten,
dass der Verbraucher bzw. die Lasteinrichtung korrekt vorbelastet wird.
In der Abbildung aus 2 ist für die Erzeugung von LOADBIAS
eine Vorspannungserzeugungsschaltung 150 mit den Gate-Anschlüssen der Transistoren 11 der
Lasteinrichtung 10 gekoppelt. Die Vorspannungserzeugungsschaltung 150 stellt
einen differentiellen Verstärker
mit allen Transistoren dar, mit Ausnahme des mit Stromquellen-Diodenverbindung.
Die Transistoren werden so ausgewählt, dass LOADBIAS die Lasteinrichtung
für die
erwarteten Werte von CTLBIAS in Sättigung hält. Eine Signalgebung mit höherer Geschwindigkeit
im Bereich von ein bis zwei Gigahertz, die mit den strikten Jitter-Anforderungen
bestehender serieller Protokolle gekoppelt ist, macht es außerordentlich
schwierig, CTLBIAS und LOADBIAS ordnungsgemäß zu regeln bzw. zu steuern,
um diese Anforderungen zu erfüllen. Im
Besonderen weist die Implementierung eine langsame Einstellung bzw.
Einregelung auf, aufgrund der Verzögerung in der Spannung-Strom-Stufe 30 und der
Verzögerung
in der Vorspannungsstufe 150.
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In
Anbetracht der vorstehenden Ausführungen
wäre eine
Zelle mit variabler Verzögerung
mit symmetrischem Steuerspannungsverhalten und guten Jitter-Eigenschaften
wünschenswert.
Ferner wäre
es wünschenswert,
dies mit einem höchst
flexiblen Design bzw. Aufbau realisieren zu können, welche die Verzögerung in
der PLL-Rückkopplungsschleife
minimiert, indem schnell auf eine Veränderung der Steuerspannung
(CTL und CTLZ) reagiert wird, und wobei sich dieses Design bzw.
diese Konstruktion leicht und kostenwirksam implementieren lässt.
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KURZE ZUSAMMENFASSUNG DER
ERFINDUNG
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Vorgesehen
ist gemäß einem
ersten Aspekt der vorliegenden Erfindung eine Vorrichtung zur Verwendung
als differentiell gesteuerte differentielle Verzögerungszelle gemäß dem gegenständlichen
Anspruch 1.
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Vorgesehen
ist gemäß einem
zweiten Aspekt der vorliegenden Erfindung ein Verfahren gemäß dem gegenständlichen
Anspruch 6.
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Weitere
Ausführungsbeispiele
der vorliegenden Erfindung sind in den Unteransprüchen enthalten.
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Offenbart
wird somit eine Schaltung zur Bereitstellung eines differentiellen
Verzögerungszellensignals.
Eine aktive Seite weist einen selbst vorspannenden Verbraucher mit
einem Paar von Zug- bzw. Draw-Transistoren auf, die damit gekoppelt
sind. Die Zug-Transistoren
ziehen Strom durch den selbst vorspannenden Verbraucher entlang
eines ersten Schenkels und eines zweiten Schenkels des Verbrauchers
als Reaktion auf einen vorspannenden Transistor. Ferner bereitgestellt
wird eine inaktive Seite. Die aktiven und inaktiven Seiten sind
mit einer Stromlenkschaltung gekoppelt, die eine Strommenge vorgibt,
die durch jede Seite gezogen wird, als Reaktion auf eine differentielle
Steuereingabe.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Es
zeigen:
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1 eine
Prinzipskizze einer typischen dem Stand der Technik entsprechenden
differentiellen Verzögerungsschaltung;
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2 eine
Prinzipskizze einer zweiten dem Stand der Technik entsprechenden
differentiellen Verzögerungsschaltung;
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3a eine
Prinzipskizze des in der variablen Verzögerungszelle eines Ausführungsbeispiels der
vorliegenden Erfindung eingesetzten Verbrauchers;
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die 3b bis 3d Prinzipskizzen
für eine
kleine Signalanalyse des Verbrauchers aus 3a;
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4 eine
Prinzipskizze einer Verzögerungszelle
eines Ausführungsbeispiels
der vorliegenden Erfindung;
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5 eine
Prinzipskizze eines alternativen Ausführungsbeispiels der Verzögerungszelle
aus 4;
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6 eine
Prinzipskizze einer Verzögerungszelle
eines alternativen Ausführungsbeispiels der
vorliegenden Erfindung; und
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7 ein
Blockdiagramm eines Systems, in dem die variable Verzögerungszelle
aus einem Ausführungsbeispiel
der vorliegenden Erfindung eingesetzt werden kann.
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GENAUE BESCHREIBUNG DER ERFINDUNG
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Die
Begriffe aktive und inaktive Seiten werden in der folgenden Beschreibung
im Sinne entsprechender erster und zweiter Schaltungsblöcke verwendet.
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Ein
Ausführungsbeispiel
der vorliegenden Erfindung stellt eine Zelle mit variabler Verzögerung bereit,
mit einem selbst vorspannenden Verbraucher bzw. einer selbst vorspannenden
Lasteinrichtung, geeignet für
die Implementierung einer Spannungsregelungszelle. Aufgrund der
selbst vorspannenden Beschaffenheit des Verbrauchers ist es nicht
mehr erforderlich, extern einen Vormagnetisierungsstrom für den Verbraucher
zu erzeugen. Dies vereinfacht die Bauweise erheblich und verbessert
die Reaktionszeit bzw. Antwortzeit der Konstruktion. Da sich als Reaktion
auf Veränderung
des Vormagnetisierungsstroms des Vorspannungstransistors der Verbraucher
leicht selbst vorspannt, können
wünschenswerte
Funktionen bzw. Funktionalitäten
einfach dadurch erreicht werden, dass der Vormagnetisierungsstrom in
den Vorspannungstransistor entsprechend verändert bzw. angepasst wird.
Hiermit wird festgestellt, dass die Anstiegsgeschwindigkeit sowohl
der ansteigenden als auch der abfallenden Flanke auf diese Weise
geregelt werden kann. Da der Verbraucher eine vollständig differentielle
Ausgabe bereitstellt, können
sowohl eine Gleichtakt- bzw. asymmetrische Störimmunität als auch ein Arbeitszyklus
von 50% leicht erreicht werden.
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Die
Abbildung aus 3a zeigt eine Prinzipskizze
eines Verbrauchers bzw. einer Lasteinrichtung zur Verwendung in
einem Ausführungsbeispiel
der vorliegenden Erfindung. Das erste Paar von Transistoren 41 und 42 ist
Source an Source und rain an Drain gekoppelt, wobei die Source-Anschlüsse mit der
Stromversorgung gekoppelt sind. In ähnlicher Weise ist das zweite
Paar von Transistoren 43 und 44 Source an Source
und Drain an Drain gekoppelt, wobei die Source-Anschlüsse mit
der Stromversorgung gekoppelt sind. Die Transistoren 42 und 43 weisen eine
Diodenverbindung auf. Darüber
hinaus sind die Gate-Anschlüsse 41, 44 mit
dem Gate-Anschluss des Dioden-verbundenen Transistors 43, 43 auf
der anderen Seite des Verbrauchers kreuzgekoppelt. Hierin werden
die Transistoren 43 und 42 als kreuzgekoppelte
Transistoren bezeichnet, und die Transistoren 43 und 42 werden
als Transistoren mit Diodenverbindung bezeichnet. Der Gate-Anschluss
des Transistors 42 mit Diodenverbindung ist somit mit dem
Gate-Anschluss des kreuzgekoppelten Transistors 44 gekoppelt,
und in ähnlicher
Weise ist der Gate-Anschluss des Transistors 43 mit Diodenverbindung
mit dem Gate-Anschluss des kreuzgekoppelten Transistors 41 gekoppelt.
Eine vollständig
differentielle Ausgangsspannung kann zwischen dem Schenkel 51 und
dem Schenkel 521 des Verbrauchers erreicht werden. Entwickler
verzichten allgemein auf den Einsatz von Transistoren mit Diodenverbindung
in dem Verbraucher, da Transistoren mit Diodenverbindung für gewöhnlich niedrige
Ausgangsimpedanzen und somit eine geringe Verstärkung zur Folge haben. Wie
dies nachstehend im Text beschrieben ist, führt diese Lasteinrichtungs-
bzw. Verbraucherkonfiguration zu einer hohen Ausgangsimpedanz und
einer entsprechend hohen Verstärkung.
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Die
Abbildungen der 3b–d zeigen Prinzipskizzen für die Kleinsignalanalyse
des Verbrauchers aus 3a. Bei der Bestimmung der Verbraucherimpedanz
(RL) bei der Betrachtung der Drain-Anschlüsse werden
die Transistoren als ein mit einer Stromquelle paralleler Widerstand
modelliert. Somit entsprechen R41, R42, R43 und R44 den entsprechenden Widerständen der
Transistoren 41–44.
Der Ausgangsstrom der Stromquellen ist gleich Gm(Vin).
Da Vin der Spannung an der Stromquelle entspricht, resultiert eine äquivalente
Impedanz von l/gm. In diesem Fall tritt die Hälfte des Abfalls von VO an jeder Hälfte des Verbrauchers bzw.
der Lasteinrichtung auf. Folglich gelten Vin =
VO/2 für
den Transistor 41 und Vin = –VO/2 für
den Transistor 42. Die Abbildungen der 3c und 3d stellen
nur die Hälfte
der Last dar, wobei eine identische Analyse für die andere Hälfte gelten
würde.
In Bezug auf die Abbildung aus 3c heben
sich die Stromquellen auf, was die Abbildung aus 3d ergibt,
welche lediglich R41 parallel zu R42 darstellt. Somit stellt R41 parallel
zu R42 die Lastimpedanz bzw. die Verbraucherimpedanz
in einem Schenkel in die Drain-Anschlüsse dar.
Folglich wird eine hohe Verbraucherimpedanz erreicht und somit ist
eine hohe Verstärkung
möglich.
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Die
Abbildung aus 4 zeigt eine Prinzipskizze einer
Verzögerungszelle
eines Ausführungsbeispiels
der vorliegenden Erfindung. Die Verzögerungszelle umfasst drei Hauptblöcke: eine
aktive Seite 70, eine inaktive Seite 80 und eine Stromlenkschaltung 60.
Die Stromlenkschaltung 60 weist ein differentielles Paar 63 und 64 und
einen Stromquellentransistor 65 auf. Die Steuersignale
CTL und CTLZ steuern das differentielle Paar 63, 64,
das wiederum die Strommenge vorgibt, die durch die aktive Seite
70 und die inaktive Seite 80 der Verzögerungszelle fließt. Durch
Erhöhen
der durch die aktive Seite der Verzögerungszelle fließenden Strommenge
wird die Schaltgeschwindigkeit der Ausgabe erhöht. Wenn mehr Strom durch die
aktive Seite der Schaltung fließt,
werden die Ausgangslasttransistoren (nicht abgebildet) schneller
geladen.
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Die
aktive Seite 70 stellt einen differentiellen Verstärker dar.
Die Schenkel 51 und 52 sind mit den entsprechenden
Transistoren 53 und 54 des differentiellen Paars
gekoppelt. Die Transistoren 53 und 54 sind dahingehend
Draw- bzw. Zug-Transistoren, dass sie Strom entlang den Schenkeln 51 und 52 durch
den Verbraucher 40 ziehen. Der Verbraucher 40 umfasst
zwei Paare von Transistoren, die Source an Source und Drain an Drain
gekoppelt sind, wobei ein Transistor jedes Paares eine Diodenverbindung aufweist,
und wobei der andere Transistor kreuzgekoppelt ist. Jedes Paar sitzt
auf einem Schenkel 51, 52. Die Schenkel 51, 52 sind
die die Ausgangsknoten für
die differentielle Ausgabe. Ein Vorspannungstransistor 55 ist
mit den Source-Anschlüssen
des differentiellen Paares 53, 54 gekoppelt. Der
Vorspannungstransistor 55 fungiert als eine ungefähr konstante
Stromquelle, solange die Vorspannung (NBIAS) so ausgewählt wird,
dass der Vorspannungs- bzw. Vorbelastungstransistor 55 in
dem Sättigungsbereich
verbleibt. Der beiden Schenkeln 51, 52 zur Verfügung stehende
Strom wird statisch diktiert durch NBIAS und dynamisch durch CTL,
CTLZ. Der Mindeststrom wird erreicht, wenn CTL, CTLZ den ganzen
Strom, der von dem Stromquellentransistor 65 stammt, zu
der inaktiven Seite 80 ableitet bzw. ablenkt. In diesem Zustand
wird nur der durch den Vorspannungstransistor 55 bereitgestellte
bzw. gelieferte Strom durch die Verzögerungsstufe 70 gezogen. Die
maximale Stromlast (und somit Geschwindigkeit) wird erreicht, wenn
CTL, CTLZ den ganzen Strom von dem Stromquellentransistor 65 in
die aktive Seite 70 leitet. In diesem Fall wird der Strom von dem
Vorspannungstransistor 55 mit dem Strom von dem Stromquellentransistor 65 summiert.
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Im
Gegensatz zu dem Stand der Technik erfordern Veränderungen von NBIAS keine neue
Gestaltung des Verbrauchers, da der Verbraucher 40 selbst
vorspannend ist. Die Transistoren des Verbrauchers 40 verbleiben
an dem Schaltpunkt über
einen weiten Bereich von NBIAS-Strömen in dem
Sättigungsbereich.
Sofern keine externe Erzeugung von PBIAS existiert, vereinfacht
sich darüber
hinaus die anfängliche
Entwicklung bzw. Konstruktion erheblich. In geeigneter Weise kann
die Schaltgeschwindigkeit der Ausgänge bzw. der Ausgaben durch
Veränderung
bzw. Anpassung von NBIAS geregelt werden. Da die Ausgabe des differentiellen
Verstärkers 50 für gewöhnlich eine
kapazitive Belastung aufweist, erhöht eine Veränderung des Stroms NBIAS, die
den Stromfluss entlang der Schenkel des differentiellen Verstärkers erhöht, die
Schaltgeschwindigkeit der kapazitiven Belastung des Ausgangs. Hiermit
wird festgestellt, dass die Schaltung vollständig differentiell ist, wodurch
Gleichtakt- oder
symmetrische Störungen
unterdrückt
werden. Dies ist von außerordentlicher
Bedeutung für
eine analoge Schaltung, die neben beispielsweise einem digitalen
Mikroprozessor auf dem gleichen Substrat arbeitet bzw. betrieben wird.
Die differentielle Beschaffenheit der Schaltung ermöglicht es
ferner, dass die Konstruktion einen Arbeitszyklus von 50% beibehält, da die
beiden Signale des differentiellen Paares um 180° außerhalb der Phase liegen und
eine Zustandsveränderung
an dem Kreuzungspunkt der beiden Signale auftritt, jedoch nicht,
wenn jedes Signal eine nicht im Verhältnis stehende Schwellenwertspannung
erreicht, wie dies bei einer Eintakt-Konstruktion der Fall wäre. Darüber hinaus
verursacht eine Veränderung
des Vormagnetisierungsstroms eine proportionale Veränderung
der Anstiegsgeschwindigkeiten sowohl der ansteigenden als auch der
abfallenden Flanken proportional zu der Veränderung des Vormagnetisierungsstroms.
Dies ist wünschenswert,
da es sicherstellt, dass das Umschalten etwa bei der gleichen Gleichstromspannung über einen
umfassenden Bereich von Vormagnetisierungsströmen erfolgt und einen größeren Verzögerungsbereich
ermöglicht,
da beide Flanken betroffen sind. In dem vorliegenden Ausführungsbeispiel
handelt es sich bei der inaktiven Seite 80 um ein Replikat der aktiven
Seite 70, wobei das differentielle Paar auf der aktiven Seite 70
wie auf der inaktiven Seite 80 die gleichen Eingaben empfängt. Bei
leicht abweichenden Variation des vorliegenden Ausführungsbeispiels sind
die Gate-Anschlüsse
des differentiellen Paares auf der inaktiven Seite mit dessen Drain-Anschlüssen gekoppelt
anstatt die Eingaben IN und INZ zu empfangen. Die leicht abweichende
Variation ermöglicht
eine Signalisierung bzw. Signalgebung mit höherer Geschwindigkeit, da die
von dem Eingang erfahrene Kapazität reduziert wird. Sie kann
aber auch eine gewisse Varianz in dem Verbraucher verursachen, welche
von der Stromlenkschaltung 60 verzeichnet wird. Es konnte
festgestellt werden, dass sich das vorliegende Ausführungsbeispiel
und dessen Variation für
die Implementierung eines VCO mit fünf Stufen eignen.
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Die
Abbildung aus 5 zeigt eine Prinzipskizze eines
alternativen Ausführungsbeispiels
der Verzögerungszelle
aus 3. Das vorliegende Ausführungsbeispiel
entspricht dem der Abbildung aus 4 mit der
Ausnahme, dass das Paar schwacher Transistoren 101 Source
an Source und Drain an Drain mit dem differentiellen Paar gekoppelt
ist, und wobei deren Gate-Anschlüsse
kreuzgekoppelt sind mit Gate-Anschluss an Drain-Anschluss. In ähnlicher Weise
weist die inaktive Seite der Schaltung schwache Transistoren 102 als
Replikate auf, die in der gleichen Konfiguration gekoppelt sind.
Der Durchschnittsfachmann auf dem Gebiet wird erkennen, dass diese
Modifikation der Verstärkung
des Verstärkers
erhöht
und eine gewisse Hysterese bereitstellt. Die zusätzliche Verstärkung ermöglicht eine
Synthese eines zweistufigen VCO unter Verwendung des vorliegenden
Ausführungsbeispiels
der Verzögerungszelle.
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Die
Abbildung aus 6 zeigt eine Prinzipskizze der
Verzögerungszelle
eines alternativen Ausführungsbeispiels
der vorliegenden Erfindung. Wie in Bezug auf die Abbildung aus Figur 4
umfassen die Verzögerungszellen
drei Hauptblöcke:
eine aktive Seite 70 und eine inaktive Seite 80 sowie eine Stromlenkschaltung 160.
Die Stromlenkschaltung 160 weist ein differentielles Paar 163, 164 von p-Typ-Transistoren
und einen p-Ty-Stromquellentransistor 165 auf. In diesem
Fall zieht die Stromlenkschaltung und nicht der Senkstrom wie in
Bezug auf die Abbildung aus 4 den Strom
als Reaktion auf die Steuer- bzw. Regeleingaben CTL und CTLZ. In dem
vorliegenden Ausführungsbeispiel
sollte NBIAS so gesetzt bzw. festgelegt werden, dass die Vorspannungstransistoren
der Seiten die maximale Strommenge ziehen, während die Seite in dem Sättigungsbereich
gehalten wird. Wenn somit die Stromlenkschaltung Strom zu der einen
oder der anderen Seite zieht, so wird sie von der entsprechenden
Seite versorgt, so dass der insgesamt von dem Vorspannungstransistor 55 gezogene
Strom erreicht wird. Ein Strom PBIAS wird erzeugt, um den Gate-Anschluss des
Stromquellentransistors 165 zu steuern, und wobei der Strom
so ausgewählt
werden sollte, dass der Stromquellentransistor 165 und
die entsprechende Stromlenkschaltung ausreichend Strom ziehen können, um
die Stromanforderungen des entsprechenden Vorspannungstransistors 55 der
Seite zu erfüllen,
zu der der Strom gezogen wird, ohne dass die Seite aus dem Sättigungsbereich
gesteuert wird, wobei die Menge jedoch nicht so groß sein sollte,
dass unzureichender Strom für
die Oszillation durch die aktive Verzögerungsstufe 70 bereitgestellt
wird, da die meisten Phasenregelkreis-Bauweisen für einen ordnungsgemäßen Betrieb
Oszillation benötigen. Alle
sonstigen Merkmale des Ausführungsbeispiels aus 6 entsprechenden
den Beschreibungen und Abbildungen aus bzw. in Bezug auf 4.
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Die
Abbildung aus 7 zeigt ein Blockdiagramm eines
Systems, bei dem eine Zelle mit variabler Verzögerung gemäß einem Ausführungsbeispiel der
vorliegenden Erfindung eingesetzt werden kann. Der erste Knoten 200 ist
mit einem seriellen Bus 204 gekoppelt, der wiederum mit
einem zweiten Knoten 202 gekoppelt ist. Bei den Knoten 200 und 202 kann es
sich um Universalrechner und/oder jede andere Vorrichtung handeln,
zu oder von der Daten fließen können. Zum
Beispiel kann es sich beim Knoten 200 um einen Universalrechner
handeln, und bei dem Knoten 202 kann es sich um eine Massenspeichervorrichtung,
eine Eyeball-Kamera oder einen Drucker handeln. Diese Aufstellung
ist nicht abschließend, um
welche Art von Einrichtung es sich bei einem Knoten handeln kann.
Der erste Knoten 200 existiert in einem ersten Zeitbereich
bzw. einer ersten Zeitdomäne 210,
entsprechend des jeweiligen lokalen Takts. In ähnlicher Weise arbeitet der
zweite Knoten 202 in dem zweiten Zeitbereich 212,
der dessen lokalen Takt entspricht. Wenn der Knoten 202 somit
die Daten nach außen
auf dem seriellen Bus 204 taktet, für den Empfang durch den ersten
Knoten 200, müssen
die Taktbereiche synchronisiert werden. Die Taktregenerationsschaltung
(CRC) (206) führt
diese Funktion aus. Ein spannungsgeregelter Oszillator 208,
der für
die Implementierung des CRC 206 verwendet wird, kann selbst
implementiert werden unter Verwendung der Verzögerungszellen des Ausführungsbeispiels,
wie dies in den Abbildungen der 4, 5 und 6 dargestellt
ist. Demgemäß ist die
Verzögerungszelle
von integraler Bedeutung für
die Implementierung des CRC, und wie dies vorstehend im Text beschrieben
worden ist, ermöglichen die
beschriebenen Ausführungsbeispiele
einen Betrieb mit sehr hoher Geschwindigkeit.
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In
der vorstehenden Beschreibung wurde die vorliegende Erfindung in
Bezug auf spezifische Ausführungsbeispiele
der Erfindung beschrieben. Es ist jedoch offensichtlich, dass diesbezüglich verschiedene
Modifikationen und Abänderungen
vorgenommen werden können,
ohne dabei von dem in den anhängigen
Ansprüchen
ausgeführten
Umfang der vorliegenden Erfindung im weiteren Sinne abzuweichen.
Die Beschreibung und die Zeichnungen dienen somit Zwecken der Veranschaulichung
und haben keine einschränkende
Funktion. Der Umfang der vorliegenden Erfindung ist somit ausschließlich durch
die anhängigen
Ansprüche
beschränkt.