TW437158B - A variable delay cell with a self-biasing load and method thereof - Google Patents

Description

4371 5 8 五、發明說明（1) 發明背景 1.發明範圍 本發明係有關於電子電路設計。更明確而言，本發明係 關於用以獲得不同輸出信號的自偏壓負載之可變延遲儲存 單兀。 2.相關拮藝 對於減少雜音的目的而言，時常要使用差動而不是單端 信號。對於諸如差動對的運算放大之增益裝置而言，既然 高增益是需要的，所以高阻抗負載是必要的。此外，負載 必須選擇’而使跨在差動負載電晶體之電壓降不會太高， 以致差動對會進入三極真空管的工作區域。此典型上係使 用於差動對之每個支路上當作負載的電流源而完成。例 如’電晶體具有適當外部所產生而提供給其閘極的偏壓電 流’所以電晶體保持在接近固定電流源的飽和動作。因 此，兩電晶體具有閘極適當偏壓源電流’並提供高阻抗負 U而提供給閘極之偏壓電流的產生必須非常正確，以 便將負載電_晶體及差動對電晶體保持在飽和狀離。 ，丨是先前技藝之可變延遲儲存單元電路圖。〜差 在/、閘極上接收差動輸入電壓。第二差動 上接收不同的枯备丨护祙 ^ m 4 疋在其閘極 且有汲：： 等差動對2電晶體的宜中之- 二電晶體具有沒極，其係輕合至一對跨:差動對2的第 而跨耦電晶體係依序耦合至第 相：晶體的源極’ 晶體4是由外部所供應的〇ί =1心及極。偏壓電 电澄木馳動，並經由第二差

rV 4371 5 8 五、發明說明（2) ----— __ 動對2來f制電流量。第二偏壓電晶體3係輕合至第一差勒 域。第一差動對心4動：的電晶體保持在… 而可變電阻是由跨耦電晶體5 :6來載入， 由使用正回授而改變由第一差 =具體實施例係經 因此，電流會在放大器Ϊ跨二看到的有效電阻。 八命和啤耦電晶體5之間改， 固定的輸出擺動α不幸地變以維持 制電盧並非對稱"月確而古時候’不同的控 ° 在一控W點上將雷摩增力Ϊ7筇 不能將頻率調整與在其它控制點上所減少的電壓相同。這 會造成這些儲存單元之電壓所控制振 益曲線。在技藝中的其中—平、…的非踝增 性在·是非常重要的：特：：技：可：：增益曲線的線 與VCO輸出信號的跳動有關。 扪踝性係罝接 圖2是另-先前技藝延遲储存單元的電路和方塊圖D電 流轉換器30的電壓是用來產生來自所應兩控制電壓的控制 偏壓乱*(IBIAS)。此偏壓電流係經由控制電壓ctlbias的 使用而映射至VCO級。電流轉換器3〇的電壓係採用由偏壓 電晶體33所偏壓的差動對31，而偏壓電晶㈣具有提供給 閘極的外部NBIAS電流。差動對31具有提供給閘極的不同 控制彳3號。映射電晶體3 5係經由二極體所連接的電晶體3 7 而映射電流。電晶體3 6係耦合來完成該配置。此映射的電 流I BI A S係提供延遲級1 4 0的偏壓電流。不幸地，從當頻率 改變至電壓改變的時候’該轉換器3 〇會將延遲引用在相位 鎖環回授迴路。這在跳動會有負面效果，而減少相位鎖環

第7頁 4371 5 8 五、發明說明（3) 的穩定度。 在延遲級140中’差動對12會接收差動輸入IN和[N2。該 差動對12係耦合至偏壓電晶體13，而該電晶體是由偏壓 CTLB IA S所控制。偏壓電晶體1 3係經由接地端的差動對而 當作拉曳電流I的電流源。四個電晶體係形成負載1 〇 ^ 一 個二極體所連接的電晶體21及一個非二極體所連接的電晶 體11係沿者差動對12的每條支路而麵合。負載1〇的阻抗會 在輸出點14上要求增益量。該偏壓L〇ADBIAS必須提供給非 二極體所連接電晶體1 1的閘極，而電晶體1 1便可在切換點 上保持飽和狀態。經由負載1 〇的源電流總數必須等於I， 或該等至少之一電晶體會留在飽和區域。因為CTLBIAS會 設定，所以電晶體1 3會在飽和狀態，並傳遞電流}，負載 的兩端必須傳遞在切換點的1/2。如果l〇 a DBI AS未精確地 設定，兩端會有太多或太少的電流。結果，一或多個負載 電晶體或差動對會強迫離開飽和狀態。 若要確保延遲級的電晶體保持在飽和狀態，特殊的電路 便需要能確保負載是正確地偏壓。在圖2中，若要產生 LOADBIAS ’偏壓產生電路15〇係耦合至負載1〇的電晶體^ 之閘極。偏壓產生電路150是具有除了二極體所連接電流 源以外的所電晶體之差動放大器。該等電晶體會選取，所 以LOADBIAS會將負載維持在預期口^丨^值的飽和狀態D ! 至2 GHz範圍的高速信號與既有連續協定之緊跳動需求耦合 使它非常不容易正確地控制口^丨以*l〇adbias來滿足這 些需求。明確而言’此實施是由於電壓至電流級3 〇的延遲

4371 5 8 五、發明說明（4) 及偏壓級150的延遲而較慢解決。 鑑於先前的描述，它意欲要具有對稱控制電壓響應及 好跳動特性之可變延遲儲存單元。它也意欲要能夠完良 較高的彈性設計，其可藉由快速反應於控制電壓（C1^和此 CTLZ)的變化而減少pLL回授迴路的延μ ’而且在 容易而成本低廉。 疋 發明概 - 提供差動延遲儲存單元信號之電路。具有採用 斤曰^電晶體耦合的自偏麼負載之主動端會提供。拉良 ^體，經由自偏壓負載*將電流拉《至響應偏壓電晶體 總《路及第二支路。非主動端也提供。動作及非主動 丄°至電流控制電路，其係經由響應不同控制輸入的 而控制所拉曳的電流量。 疋典型的先前技藝之差動延遲電路圖。 圖2疋苐二先前技藝之差動延遲電路圖。 圖3 a是本發明的一具體實施例於可變延遲儲存單元所採 用之負栽電路圖。 圖3b d是圖3a之負載小信號分析的電路圖^ 圖4是本發明的一具體實施例之延遲儲存單元的 圖。 j毛吩 圖5疋圖4之延遲儲存單元的另一具體實施例電路圖。 圖6是本發明的另一具體實施例之延遲儲存單元電路 圖0

4371 5 8 五、發明說明（5) 圖7是本發明的一具體實施例採用可變延遲儲 系統方塊圖。 的 發明之詳細說明 本發明的一具體實施例係提供適合於實現電壓控制儲存 單元的自偏壓負載之玎變延遲儲存單元。因為負載是自偏 壓，外部產生負載的偏壓電流的需要便可除去。此名顯地 將設計簡化，並改良設計的反應時間。此外，因為響應偏 壓電晶體意欲功能的偏壓電流變化之負載自偏壓可藉由適 當地改變偏壓電晶體的偏壓電流而達成。明顯地，上和下 緣的轉換率能夠以此方法而受到控制。因為負载係提供完 全不同輪出共模雜音抑制，及5 〇 %週期的達成。 圖3a疋在本發明的一具體實施例中使用的負載電路圖。 第-對電晶體41和42係源極對源極及沒極對汲極輕合，而 ::::合至電源供應。同樣地，第二對電晶體㈡和“係 :i ί Ϊ及汲極對汲極耦合’而源極係耦合至電源供 應ΰ電晶體42和43二；(¾辟拉 π 極體連接。此外，4 1、4 4的閘極係跨 Ϊ =負載另—端上的二極體所連接電晶體43、42的閘 U曰3體“和44係稱為跨耦合電晶體，而電晶體 43和42係稱為二極體所連接的 接電晶體42的閘極係耦人i产鈦八带s^ ^ ^ ^ ^ L , 辨σ至跨耗合電晶體44的閘極，而同 樣地，二極體所連接雷B 3日 包日日姐43的閘極係耦合至跨耦合電晶 拉41的閘極。完全差動於屮番販化丄 qo ^ 功輸出電壓能在負載的支路51和支路 5 2之間獲付。設汁者场奮合楚相 . ^ R A 晟視在負載中使用二極體所連

接的黾日日體，因為二極^ & μ + n A 心所運接的電晶體典型上會造成低

1 第10頁 iV 43 7 ϊ 5 8

五、發明說明（6) " --- 阻抗，而因此造成低增益。如下所描述’此負載配置 會造成高輸出阻抗及相對高增益。 圖3b-d是圖3a的 負裁阻抗（RL)，該 因此，R 、R 、D K41 K42 " R43 出電阻。該等電流 是電壓：跨在電流 一半的Vo會跨在每 Vin=V0/2 ，而電晶 半負載’相同的分 流源取消圖3d的R41 極的一支路看入的 成，而因此會產生 負載小信號分析電路圖。由汲極來決定 等電晶體係構成與電流源並聯的電阻。 、和Ra係分別相對於電晶體4丨_ 4 4的輸 源係輸出等於G, (V i η )的電流。既然V i η 源，等於1 /gm結果的阻抗。在此情況， 半個負載上降低。因此，電晶體41的 體42的Vin = -Vo/2。圖3〇和3(1只表示一 析係適用在另一半。請即參考圖3 c，電 與‘並聯。因此，、與^並聯是從汲 負載阻抗。因此，高負載阻抗便可 高增益。 圖4是本發明的一具體實施例之延遲儲存單元電路 該延遲儲存單元係包括三主修區塊：主動端7 〇、’非主圖。， 8〇、和電流控制電路60。電流控制電路60係包括差動動端 和64及電流源電晶體65〇控制信號CTL -CTLZ係驅動令對63 動對63、64，其係依序經由延遲儲存單元之主動端7 〇^差 主動端80而控制電流量。藉由增加延遲儲存單 非 、， 卞A 主動蛾 而增加電流量，便會增加輸出的切換速度。當更多的& $ 流經電路的主動端，輸出負載電容器（在圖中未顯^示’兒流 更快速地充電。 丁更會 主動端70是差動放大器，支路51和52係分別輕合至 對的電晶體5 3和54 =電晶體5 3和54拉氧顛晶體，就某是$ 、種I艺、

苐11頁 屮 4371 5 8 五、發明說明（7) 義來說’它們係藉由負載4〇而將電流拉至支路51和52。負 載4 0係包括兩對電晶體，其係源極對源極及汲極對汲極輛 合’母對二極體所連接的其中一電晶體與另一跨耦合。每 對係位在支路51和52頂端。支路51、52是差動輸出的輸出 點。偏壓電晶體55係耦合至差動對53、54的源極。偏壓電 晶體5 5係當作大約固定的電流源，只要偏壓（NB〗AS )選 取’偏壓電晶體55便會保持在飽和區域。兩支路51、52之 可用的電流是由NB IAS靜態地地控制及由CTL、CTLZ動態地 控制。當CTL、CTLZ將所有的電流從電流源電晶體65轉換 至非主動端8 0的時候，最小的電流便可達成；在此情況， 只有由偏壓電晶體5 5所供應的電流會拉曳經由延遲級7 〇。 當CTL、CTLZ將所有的電流從電流源電晶體65導至主動端 7 0的時候，最大的電流負載（而此速度）便可達成。在此情 況，來自偏壓電晶體55的電流會與來自電流源電晶體6 5的 電流加總。 不像先前的技藝，NBI AS的變化不需要負載的重新設 s十’既然負載40疋自偏壓’負載40的電晶體會在寬廣範圍 的N B I A S電流的切換點上保持在飽和區域。此外，既然不 額外產生PB I AS存在，最初的設計便可明顯地減化。就方 便而言，輸出的切換速度能藉由改變NB I AS來控制。既 然，差動放大器50的輸出在典型上具有電容性負載，增加 電流流至差動放大器支路的NB I AS電流變化會增加輸出電 容性負載的切換速度。明顯地，電路是完全不同，藉此抑 制共模雜訊。此對於接近諸如在相同基體上的數位微處理

第12頁 五'發明說明（8) · 器的類比電路操作是很重要的。電路的不同本質也允許設 計維持50%週期，既然差動對的兩信號是180°的非同相 位，而狀態變化係發生在兩信號的交叉點上，不是當每個 達到不相關臨限電壓，當作單端設計情況之時。此外，偏 壓電流的變化會造成上和下緣隨著偏壓電流的變化比例的 轉換率而比率變化。這是意欲的，因為它確定切換會發生 在寬廣範圍偏壓電流的相同直流電壓附近，並允許較大的 延遲範圍，既然上和下緣會受到影響。在此具體實施例 中，非主動端80主動端70的複製，其具有在主動端70和非 主動端80上接收相同輸入的差動對。在此具體實施例的一 最小變化中，在非主動端上的差動對具有耦合至汲極的閘 極，而不是接收輸入IN和INZ。此最小變化允許較高速的 信號處理，因為由輸入所看到的電容會減少。然而，它也 會造成由電流控制電路6 0看到某些負載的變化。已發現 到，此具體實施例及其變化係適合於實現五極的VCO。 圖5是圖3之延遲儲存單元的另一具體實施例電路圖。此 具體實施例係相同於圖4，除了一對較弱的電晶體1 0 1係源 極對源極及汲極對汲極地耦合至差動對，並具有間極跨耦 在閘極與汲極。同樣地，電路的非主動端具有耦合在相同 結構中的較弱電晶體1 0 2。技藝中的其中一平常技術會了 解到，此修改會增加放大器的增益，並提供某些的磁滯s 所增加的增益係允許使用此延遲儲存單元具體實施例的兩 級VCO合成。 圖6是本發明的另一具體實施例之延遲儲存單元電路

第13頁 •yV 4371 5 8 五、發明說明（9) 圖。如圖4, &該廷遲儲存單元係包括三主修區塊：主動端 70、非主動端80、和電流控制電路160。電流控制電路16〇 係包括差動對1 6 3、1 6 4 p型電晶體和p型電流源電晶體 1 6 5。在此情況，該電流控制電路而不是沈接電流是在圖4 情況，源電流係響應控制輸aCTL *CTLZ。在此具體實施 例中’ NB I AS應設定，所以當將該端維持在飽和區域的時 候’該等端的偏壓電晶體拉曳最大的電流量。因此，當電 流控制電路源流至一端或另一端的時候，沒有電流會由招 對端所供應，以達成由偏壓電晶體5 5所拉曳的總電流。 PBI AS電流會產生，以便驅動電流源電晶體丨65的閘極，且 應選取使電流源電晶體丨65和相對的電流控制電路能有足 夠的源電流來填滿電流沉接端之相對偏壓電晶體5 5的電流 需要，而不會有用以振盪的不足電流經由動作延遲級7 〇提1 供，既然大部份的相位鎖定迴路設計需要正確操作的振 盪。圖6的具體實施例之所有其它特徵是與這些所顯示的 相同’而在此所描述的是與圖4有關。 圖7是採用本發明的一具體實施例之可變延遲儲存單元 的系統方塊圖。第一節點2 〇 〇係耦合至串列匯流排2 〇 *，其 依序耦合至第二節點2 0 2。該等節點2 〇 〇和2 〇 2可以是一般' 所使两的電腦及任何其它裝置、或在這些裝置流動的資又 料。例如，節點20 0可以是一般所使用的電腦，而節點2〇2 可以是大量儲存裝置’眼球照相機或印表機。這不是認為 是構成節點的唯一列示。第一節點2 〇 〇存在於符合其本地 時脈的第一時域21 〇。同樣地，第二節點2〇2工作在符合其

第14頁 4371 5B 案號 88100466 修正 '.f；r:il if -月 曰 修正 -五、發明說明（10) 本地時脈的第二時域2 1 2。因此，如果節點2 0 2在串列匯-流 排2 0 4上時脈計時由第一節點2 0 0所接收的資料，該時域便 必須要同步。時脈恢復電路（2 0 6 )能夠執行此功能。用來 實現CRC206的電壓控制振盪器208本身能夠使用在圖4、 5、和6中所顯示之本發明具體實施例的延遲儲存單元來實 現。因此，該延遲儲存單元對於CRC的實施是重要的，而 且如上所討論的，所描述的具體實施例係允許非常高速動 作。 在以上之說明書中，本發明已描述有關特殊具體實施 例。然而，很清楚的，對於各種不同的修改和變化能夠達 成，而不會違背如附錄申請專利範圍所發表之本發明的精 神和範圍。因此，說明書和圖式係視為說明，而並非是限 制。因此，本發明的範圍應只局限在附錄的申請專利範 圍。 元件符號說明 1 第 一 差 動 對 2 第 二 差 動 對 3 第 二 偏 壓 電 晶體 4 偏 壓 電 晶 體 5 跨 耦 電 晶 體 6 電 晶 體 1 0 負 載 1 1 電 晶 體 12 差 動 對 13 偏 壓 電 晶 體 14 m 出 點 30 電 流 轉 換 器 3 1 差 動 對 33 偏 壓 電 晶 體 35 映 射 電 晶 體 36 電 晶 體 37 電 晶 體 40 負 載 4 1 第 — 對 電 晶 體 42 第 一 對 電 晶體

O:\56\56263.ptc 第15頁 2001.02.01.015 43 71 '5 8 案號 88100466

修正 五、發明說明（11) 43 第二對電晶體 51 支路 53 差動對電晶體 5 5 偏壓電晶體 63 差動對 6 5 電流源電晶體 8 0 非主動端 102 較弱電晶體 150 偏壓產生電路 163 P型電晶體差動對 16 5 P型電流源電晶體 2 0 2 第二節點 2 0 6 時脈恢復電路 2 10 第一時域 44 第二對電晶體 52 支路 54 差動對電晶體 60 電流控制電路 64 差動對 70 主動端 101 較弱電晶體 140 延遲級 16 0 電流控制電路 164 P型電晶體差動對 200 第一節點 2 0 4 串列匯流排 2 0 8 電壓控制振盪器 212 第二時域 O:\56\56263.ptc 2001.02.01.016

Claims (1)

1. 43715 8 _；_案號 8810Q466 LL-^e-4—^修正_ 六、申請專利範圍 1. 一種電路裝置，其係包括： 一主動端，其係包括耗合至差動對的自偏壓負載，而 差動對係耦合至第一偏壓電晶體，該主動端係提供不同的 輸出； 一非主動端；及 一電流控制電路，其係耦合在該主動端及該非主動端 之間，以控制經由響應不同控制輸入之每一端的電流量。 2 .如申請專利範圍第1項之裝置，其中該非主動端是該 主動端的複製。 3 .如申請專利範圍第1項之裝置，其中該電流控制電路 係包括： 一第二差動對；及 一電流源電晶體。 4 .如申請專利範圍第1項之裝置，其中該自偏壓負載係 包括· 第一及第二個二極體所連接的電晶體；及 第一及第二跨耦合電晶體，其係分別將源極對源極及 汲極對汲極與第一及第二個二極體所連接的電晶體耦合， 而第一及第二跨耦合電晶體的閘極係分別耦合至第二和第 一個二極體所連接電晶體的問極。 5，如申請專利範圍第4項之裝置，其中該負載的所有電 晶體是P型電晶體。 6.如申請專利範圍第4項之裝置，其中該負載的所有電 晶體是η型電晶體。

   O:\56\56263.ptc 第1頁 2001.02.01.018 4371 5 8 _ _案號88100466 f〇年 >月J日 修正_ 六、申請專利範圍 7. 如申請專利範圍第1項之裝置，其辛該等主動端、主 動端、和電流控制電流係當作積體電路的部份而形成。 8. 如申請專利範圍第3項之裝置，其中該非主動端是該 主動端的複製，而其中第一偏壓電晶體會受到偏壓來拉曳 最小的電流量1以保持該端的飽和。 9 .如申請專利範圍第8項之裝置，其中該電流控制電路 係當作電壓所控制的電流源使用，其係拉曳來自響應提供 給該第二差動對的不同控制電壓之主動或非主動端的電流 源。 1 〇 .如申請專利範圍第3項之裝置，其中該第一偏壓電晶 體會受到偏壓而拉曳最大的電流量，以將該端保持在飽 和 ° 1 1 .如申請專利範圍第1 0項之裝置，其中該電流控制電 路係當作電壓所控制的電流源使用，其係沉接響應提供給 該第二差動對之不同控制電壓的該等主動端或非主動端的 其中之一的電流。 12. —種於電路中產生可變延遲之方法，包括下列步 驟： 提供延遲儲存單元之主動端和非生動端，這兩端具有 自偏壓負載；及 經由響應不同控制信號的該等其中之一主動端和非主 動端而控制電流。 1 3.如申請專利範圍第1 2項之方法，其中該控制步驟係 包括：

   O:\56\56263.ptc 第2頁 2001.02.01.019 4371 5 8 _；_案號册100466 fo年 >月工日 修正_ 六、申請專利範圍 偏壓該主動端來拉曳最小的電流，以便將該主動端維 持在飽和； 偏壓該電流控制電路來拉曳最大的電流，以便將該主 動端維持在飽和；及 切換在差動對控制電路閘極上的控制電壓，以便經由 該等其中之一的主動端和非主動端拉曳電流。 1 4.如申請專利範圍第1 2項之方法，其中該控制步驟係 包括： 偏壓該主動端來拉曳最大的電流，以便將該主動端維 持在飽和； 偏壓該電流控制電路，以便沉接最大的電流；及 切換在差動對控制電路閘極上的控制電壓，以便沉接 該等其中之一主動端和非主動端的電流。 1 5. —種電路系統，其係包括： 串列匯流排； 第一節點和第二節點，其係耦合至串列匯流排，該第 一節點係工作在第一時脈；及 在第一節點中的時脈恢復電路（C R C )，其係同步於具 第二時脈領域的第一時脈領域，該C R C係包括可變延遲儲 存單元，其具有主動端、非主動端、和電流控制電路，該 電流控制電路係耦合在該等主動端和非主動端之間，以便 經由響應不同控制輸入的每一端來控制所拉曳的電流。 1 6.如申請專利範圍第1 5項之系統，其中該電流控制電 路係包括：

   O:\56\56263.ptc 第3頁 2001.02.01.020 :黎.43 7卜Q _案號88100466 年二月 > 日 修正_ 六、申請專利範圍 一第二差動對；及 一電流源電晶體。 1 7.如申請專利範圍第1 6項之系統，其中該非主動端是 該主動端的複製。 1 8 .如申請專利範圍第1 7項之系統，其中該主動端係包 括耦合至差動對的自偏壓負載，而差動對係耦合至偏壓電 晶體，該主動端係提供不同的輸出。 1 9.如申請專利範圍第1 8項之系統，其中該偏壓電晶體 會受到偏壓而拉矣最大的電流，以便將該端保持在飽和， 而其辛該電流控制電路係當作電壓所控制的電流源使用， 以便沉接響應提供給第二差動對之不同控制電壓的該等其 中之一主動端和非主動端的電流。 2 〇 .如申請專利範圍第1 9項之系統，其中該偽壓電晶體 會受到偏壓而拉矣最大的電流，以便將該端保持在飽和， 而其中該電流控制電路係當作電壓所控制的電流源使用， 以便拉食來自響應提供給第二差動對之不同控制電壓的該 等其中之一主動端和非主動端的電流。

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