DE102004020987B4

DE102004020987B4 - Pegelschieberschaltung

Info

Publication number: DE102004020987B4
Application number: DE102004020987A
Authority: DE
Inventors: Ho-Young Sungnam Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-07-14
Filing date: 2004-04-23
Publication date: 2009-06-25
Anticipated expiration: 2024-04-24
Also published as: TW200503422A; KR20050008206A; KR100500516B1; US7239191B2; TWI313967B; US20050012537A1; NL1026587A1; DE102004020987A1; US20060006920A1; US6975155B2

Abstract

Pegelschieberschaltung mit
– einem ersten Transistor (M1), dessen Gateanschluss mit einem Eingabesignal (VIN) verbunden ist, dessen Sourceanschluss mit einem Spannungsknoten mit einem niedrigeren Spannungspegel (GND) und dessen Drainanschluss mit einem Ausgabesignal (VOUT) verbunden ist,
– einem zweiten Transistor (M2), dessen Gateanschluss mit einem invertierten Signal (VINB) des Eingabesignals (VIN) verbunden ist, dessen Sourceanschluss mit dem Spannungsknoten mit dem niedrigeren Spannungspegel (GND) und dessen Drainanschluss mit einem invertierten Signal (VOUTB) des Ausgabesignals (VOUT) verbunden ist,
– einem dritten Transistor (M3), dessen Gateanschluss mit dem Drainanschluss des zweiten Transistors (M2) und dessen Drainanschluss mit dem Drainanschluss des ersten Transistors (M1) verbunden ist,
– einem vierten Transistor (M4), dessen Gateanschluss mit dem Drainanschluss des ersten Transistors (M1) und dessen Drainanschluss mit dem Drainanschluss des zweiten Transistors (M2) verbunden ist und dessen Sourceanschluss mit einer Versorgungsspannung mit einem ersten höheren Spannungspegel (VDDH) verbunden ist, und
– einem fünften Transistor...

Description

Die Erfindung betrifft eine Pegelschieberschaltung nach dem Oberbegriff des Anspruchs 1.
Werden logische Schaltungen mit unterschiedlichen Versorgungsspannungen miteinander verbunden, dann ist es erforderlich, den logischen Pegel eines Ausgabesignals von einer logischen Schaltung an den logischen Pegel der das Ausgabesignal empfangenden Schaltung anzupassen. Diese Funktion wird gewöhnlich von einer Pegelschieberschaltung durchgeführt.
1 zeigt ein schematisches Schaltbild einer herkömmlichen Pegelschieberschaltung 10. Die herkömmliche Pegelschieberschaltung 10 umfasst einen Inverter IV1, der mit einer Versorgungsspannung VDDL einer Eingangsseite der Schaltung arbeitet. Zudem umfasst die Schaltung 10 vier Transistoren M1, M2, M3 und M4, welche mit einer Versorgungsspannung VDDH einer Ausgangsseite der Schaltung arbeiten und wie gezeigt miteinander verschaltet sind. Die Transistoren M3 und M4 sind p-Kanal-MOS-Transistoren (PMOS-Transistoren) und die Transistoren M1 und M2 sind n-Kanal-MOS-Transistoren (NMOS-Transistoren).
Die Transistoren M1 und M2 werden von einem Eingabesignal VIN getrieben, dessen hoher Pegel der Spannung VDDL entspricht, und die Betriebsspannung der Transistoren M1 und M2 entspricht der Spannung VDDH. Ist der Pegel des Eingabesignals konvertiert, dann wird eine lange Verzögerungszeit in das konvertierte Signal eingefügt, was einen negativen Effekt auf die Ausgangsseite der Schaltung hat. Deshalb kann die herkömmliche Pegelschieberschaltung nicht als Schnittstelle zwischen logischen Schaltungen mit hoher Geschwindigkeit benutzt werden, die mit unterschiedlichen Versorgungsspannungen arbeiten.
2 zeigt ein Zeitablaufdiagramm von Signalverläufen der Eingabespannung VIN und einer Ausgabespannung VOUT der herkömmlichen Pegelschieberschaltung 10 aus 1. 2 zeigt außerdem den Signalverlauf einer Spannung an einem Knoten T2 der Schaltung 10. Wie in 1 angegeben ist, wechselt ein Ausgabesignal des Inverters IV1, das an einen Gateanschluss des Transistors M1 angelegt ist, von einem hohen Pegel H auf einen niedrigen Pegel L, wenn die Eingabespannung VIN vom niedrigen Pegel L auf den hohen Pegel H wechselt. Das am Gateanschluss des Transistors M2 eingegebene Eingabesignal wechselt ebenfalls vom niedrigen Pegel L auf den hohen Pegel H. Ein Ausgabesignal des Transistors M1 an einem Knoten T1 wechselt vom niedrigen Pegel L auf einen zweiten hohen Pegel H'. Ein Ausgabesignal des Transistors M2 am Knoten T2 wechselt vom zweiten hohen Pegel H' auf den niedrigen Pegel L und ein Ausgabesignal des Inverters IV2, das als Ausgabespannung VOUT ausgegeben wird, wechselt vom niedrigen Pegel L auf den zweiten hohen Pegel H'.
Für das Eingabetransistorpaar M1 und M2 ist VDDL die maximale Spannung des Paares, die vergleichsweise niedriger ist als die Spannung VDDH. Daraus resultiert, dass der Anfangssättigungsstrom begrenzt ist. Dadurch wird die Zwischenspeichergeschwindigkeit begrenzt. Ein Entladepfad verläuft durch den Transistor M2. Daher wird der Be trieb der Schaltung verzögert. 2 zeigt die zeitliche Verzögerung zwischen der Eingabespannung VIN und der Ausgabespannung VOUT. Auf Grund dieser Verzögerung ist der Hochgeschwindigkeitsbetrieb der Schaltung begrenzt. Die nachfolgende Gleichung bestimmt den Strom durch den Transistor M2:
wobei μ_N die Ladungsträgerbeweglichkeit, C_OX die Gatekapazität, V_THN die Schwellwertspannung, W die Kanalbreite und L die Kanallänge ist.
Für das über Kreuz gekoppelte PMOS-Transistorpaar M3 und M4 ist die Verzögerungszeit auf Grund dessen, dass der Knoten T2 über die Transistoren M3 und M4 geladen wird, größer als bei einem über Kreuz gekoppelten CMOS-Transistorpaar. Daher sind die Lastkapazitäten der Knoten T1 und T2 verschieden. Daraus resultiert, dass die Anstiegs- und Abfallzeiten der Signale verschieden sind, so dass das Tastverhältnis der Signalverläufe gestört ist, wie aus 2 ersichtlich ist.
Die Patentschrift US 6.043.699 offenbart u. a. eine Pegelschieberschaltung, wie sie in 3 als schematisches Schaltbild gezeigt ist. Wie aus 3 ersichtlich ist, sind Transistoren NT51 und NT54 in einem leitenden Zustand, wenn ein Eingabesignal V1 an einem Anschluss Tin auf eine hohe Spannung H(Va) gesetzt wird, die analog zur Spannung VDDL ist. Durch den leitenden Zustand des Transistors NT54 nimmt das Potential am Gateanschluss eines Transistors PT51 langsam zu. Außerdem nimmt das Potential am Gateanschluss eines Transistors PT52 durch den leitenden Zustand des Transistors NT51 ab und das Potential an seinem Drainanschluss steigt an. Hierbei nimmt das Potential am Gateanschluss vom Transistor PT51 weiter zu, wodurch das Potential am Ausgabeanschluss Tout abnimmt. Dadurch, dass der Transistor NT54 gleichzeitig mit dem Transistor NT51 arbeitet, wird ein Hochgeschwindigkeitsbetrieb realisiert. Des Weiteren ist in dieser Druckschrift eine gattungsgemäße Pegelschieberschaltung gezeigt. Pegelschieberschaltungen ähnlich 3 sind auch in den Patentschriften US 5.583.454 und US 5.896.044 offenbart.
Eine weitere gattungsgemäße Pegelschieberschaltung ist in der Offenlegungsschrift JP 5-343979 A offenbart. Diese ist dafür ausgelegt, an einem ersten und an einem zweiten Ausgangsanschluss ein rasch fallendes und ein langsam ansteigendes Signal bereitzustellen. Eine nachgeschaltete Hochgeschwindigkeits-Signalauswahlschaltung, die unter anderem eine Zwischenspeicherschaltung, eine Inverterschaltung und eine logische Verknüpfungsschaltung umfasst, erzeugt daraus ein Ausgangssignal mit schneller Anstiegs- und Abfallantwort.
Die Offenlegungsschrift JP 2003-143003 A offenbart eine Pegelschieberschaltung mit einer als Flip-Flop konfigurierten Pegelhalteschaltung zwischen zwei Strompfaden, die jeweils einen Lasttransistor mit einem Treibertransistor verbinden. Dadurch soll verhindert werden, dass die Spannung auf diesen Strompfaden auf einen unerwünschten Zwischenpegel fällt, wenn sich die Ein-Widerstände der Treibertransistoren erhöhen.
Es ist Aufgabe der Erfindung, eine neuartige vorteilhafte Pegelschieberschaltung für einen Hochgeschwindigkeitsbetrieb anzugeben.
Die Erfindung löst diese Aufgabe durch eine Pegelschieberschaltung mit den Merkmalen des Patentanspruchs 1. Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt, wobei gleiche Bezugszeichen in verschiedenen Zeichnungen gleiche oder jedenfalls funktionell äquivalente Komponenten betreffen. Es zeigen:
1 ein schematisches Schaltbild einer herkömmlichen Pegelschieberschaltung,
2 ein Zeitablaufdiagramm von Signalverläufen der Pegelschieberschaltung aus 1,
3 ein schematisches Schaltbild einer weiteren herkömmlichen Pegelschieberschaltung,
4 ein Schaltbild eines Ausführungsbeispiels einer erfindungsgemäßen Pegelschieberschaltung,
5A bis 5D jeweils ein detailliertes Schaltbild eines Teils der erfindungsgemäßen Pegelschieberschaltung aus 4,
6A bis 6C jeweils ein Signalablaufdiagramm zur Darstellung von Simulationsergebnissen der herkömmlichen Pegelschieberschaltung aus 1 bei Betriebsfrequenzen von 100 MHz, 500 MHz und 1 GHz,
7A bis 7C jeweils ein Signalablaufdiagramm zur Darstellung von Simulationsergebnissen der erfindungsgemäßen Pegelschieberschaltung aus 4 bei Betriebsfrequenzen von 100 MHz, 500 MHz und 1 GHz,
8 eine Tabelle mit Simulationsergebnissen der herkömmlichen Pegelschieberschaltung aus 1 und der erfindungsgemäßen Pegelschieberschaltung aus 4 bei Betriebsfrequenzen von 10 MHz, 100 MHz, 500 MHz und 1 GHz,
9 ein detaillierteres Schaltbild des Ausführungsbeispiels der erfindungsgemäßen Pegelschieberschaltung aus 4 und
10 ein detailliertes Schaltbild eines weiteren Ausführungsbeispiels einer erfindungsgemäßen Pegelschieberschaltung.
4 zeigt ein Schaltbild eines Ausführungsbeispiels einer erfindungsgemäßen Pegelschieberschaltung. Wie aus 4 ersichtlich ist, werden Eingabesignale VIN und VINB von einem Eingabepuffer 100 empfangen und Ausgabesignale VOUT und VOUTB von einem Ausgabepuffer 300 ausgegeben. Eine optionale Zwischenspeicherschaltung 200 ist zwischen dem Eingabepuffer 100 und dem Ausgabepuffer 300 eingeschleift. Die fett dargestellten Linien in 4 zeigen die Schaltung, wenn auf die Zwischenspeicherschaltung 200 verzichtet wird.
Der Eingabepuffer 10 umfasst Transistoren M1 bis M8. Die Eingabespannung bewegt sich im Bereich zwischen Massepotential GND und einem Spannungspegel VDDL. Die Ausgabespannung bewegt sich im Bereich zwischen Massepotential GND und einem Spannungspegel VDDH. Die Zwischenspeicherschaltung 200 umfasst ein Inverterpaar 210 und 220 in einer über Kreuz gekoppelten CMOS-Transistorpaarkonfiguration. Die Verwendung eines CMOS-Inverterpaars erhöht die Betriebsgeschwindigkeit der Schaltung und ermöglicht einen Hochgeschwindigkeitsbetrieb. Der Ausgabepuffer 300 umfasst ein Inverterpaar 300a und 300b. Die Inverter des Ausgabepuffers 300 ermöglichen gleiche Anstiegs- und Abfallzeiten und haben daher eine symmetrische Ausgabesignalform zur Folge. Es sei darauf hingewiesen, dass etwas an Verzögerung vermieden wird, wenn auf die Zwischenspeicherschaltung 200 verzichtet wird. Diese Option wird, wie gesagt, durch die fett dargestellten Linien in 4 angezeigt. Diese Konfiguration minimiert die Verzögerungszeit durch eine direkte Signalausgabe.
Nachfolgend wird die Funktionsweise der Schaltung aus 4 ausführlich unter Bezugnahme auf die 5A bis 5D beschrieben, die eine detaillierte Darstellung von Teilen der Schaltung aus 4 während verschiedener Verfahrensabschnitte zeigen. 5A ist eine separate Darstellung eines rechten Teils des Eingabepuffers 100 aus 4. Wie aus 5A ersichtlich ist, umfasst dieser rechte Schaltungsteil die Transistoren M1, M3, M5 und M7. 5B ist eine separate Darstellung eines linken Teils des Eingabepuffers 100 aus 4. Wie aus 5B ersichtlich ist, umfasst dieser linke Schaltungsteil die Transistoren M2, M4, M6 und M8. In einem beispielhaften Anfangsbetriebszustand hat das Eingabesignal VIN den Pegel der Spannung VDDL. Das invertierte Eingabesignal VINB entspricht dem Massepotential GND. Eine Spannung an einem Knoten N1 entspricht dem Spannungspegel VDDH und eine Spannung am Knoten N2 entspricht dem Massepotential GND. Die Ausgabespan nung VOUT entspricht dem Spannungspegel VDDH und die invertierte Ausgabespannung VOUTB entspricht dem Massepotential GND.
Wechselt der Zustand des Eingabesignals VIN vom Spannungspegel VDDL zum Massespannungspegel GND, dann wechselt das invertierte Eingabesignal VINB vom Massepotential GND auf den Spannungspegel VDDL. Im rechten Schaltungsteil des Eingabepuffers 100 werden der Transistor M1 sperrend, der Transistor M5 leitend, der Transistor M7 leitend und der Transistor M3 sperrend geschaltet. Die Spannung am Knoten N2 wechselt vom Massepotential GND auf das Spannungspotential VDDL – V_THN. Im linken Schaltungsteil des Eingabepuffers 100 werden der Transistor M2 leitend, der Transistor M6 leitend, der Transistor M8 sperrend und der Transistor M4 leitend geschaltet. Die Spannung am Knoten N1 wechselt vom Spannungspotential VDDH auf Massepotential GND, wobei der Entladestrom durch den Transistor M1 größer als der Ladestrom durch die Transistoren M6 und M4 ist.
Die 5C und 5D zeigen den rechten bzw. linken Schaltungsteil des Eingabepuffers 100 nach dem zuvor beschriebenen Übergang. Im rechten Schaltungsteil wird der Transistor M3 leitend geschaltet, wenn das Potential am Knoten N1 kleiner als die Spannungsdifferenz VDDH – V_THP ist, wobei V_THP die Schwellwertspannung des PMOS-Transistors M3 bezeichnet. Dadurch steigt das Potential am Knoten N2 auf den Spannungspegel VDDH an. Im linken Schaltungsteil des Eingabepuffers 100 nehmen der Strom durch den Transistor M4 und das Potential am Knoten N1 in Reaktion auf das ansteigende Potential am Knoten N2 schnell ab. Die Zwischenspeicherschaltung 200 kann die Geschwindigkeit des Übergangs erhöhen, so dass der Knoten N1 das Massepotential GND und der Knoten N2 den Spannungspegel VDDH sehr schnell erreichen.
Ist der Übergang beendet, dann ist im rechten Schaltungsteil des Eingabepuffers 100 der Transistor M1 sperrend geschaltet, so dass kein stati scher Strompfad vorhanden ist. Im linken Schaltungsteil des Eingabepuffers 100 werden die Transistoren M4 und M8 sperrend geschaltet, so dass kein statischer Strompfad vorhanden ist. Daraus resultiert bei dieser Schaltungskonfiguration, dass keine statischen Ströme vorhanden sind.
Die 6A bis 6C zeigen jeweils ein Signalverlaufsdiagramm zur Darstellung von Simulationsergebnissen der herkömmlichen Pegelschieberschaltung aus 1 bei Betriebsfrequenzen von 100 MHz, 500 MHz bzw. 1 GHz. Die 7A bis 7C zeigen jeweils ein Signalverlaufsdiagramm zur Darstellung von Simulationsergebnissen der erfindungsgemäßen Pegelschieberschaltung aus 4 bei Betriebsfrequenzen von 100 MHz, 500 MHz bzw. 1 GHz. Die 6A bis 6C und 7A bis 7C machen das unterschiedliche Frequenzverhalten der herkömmlichen Pegelschieberschaltung aus 1 und der erfindungsgemäßen Pegelschieberschaltung aus 4 deutlich. 8 zeigt eine Tabelle mit den Simulationsergebnissen der herkömmlichen Pegelschieberschaltung aus 1 und der erfindungsgemäßen Pegelschieberschaltung aus 4 bei Betriebsfrequenzen von 10 MHz, 100 MHz, 500 MHz und 1 GHz.
Wie aus den 6A bis 6C ersichtlich ist, zeigt die herkömmliche Pegelschieberschaltung bei relativ niedrigen Frequenzen, d. h. bei 100 MHz, eine akzeptable Leistung. Wird die Frequenz jedoch erhöht, dann nimmt das Leistungsvermögen der Schaltung auf einen unakzeptablen Wert ab. Bei einer Frequenz von 1 GHz erzeugt die herkömmliche Pegelschieberschaltung beispielsweise keine nutzbare Ausgabesignalform VOUT. Die Tabelle aus 8 zeigt das nicht akzeptable Verhalten der herkömmlichen Pegelschieberschaltung bei hohen Frequenzen. Beispielsweise beginnt der Schwingungshub der Ausgabesignalform bei 500 MHz abzufallen. Bei 1 GHz ist der Schwingungshub der Ausgabesignalform nicht mehr nutzbar. Das Tastverhältnis der herkömmlichen Pegelschieberschaltung verschlechtert sich ebenfalls mit ansteigender Frequenz. Wie aus den 7A bis 7C ersichtlich ist, produziert die erfindungsgemäße Pegelschieberschaltung gute Ergebnisse auch bei Anstieg der Frequenz auf 1 GHz. Wie aus 8 ersichtlich ist, behalten der Schwingungshub und das Tastverhältnis der Ausgabesignalform VOUT auch bei den höchsten Frequenzen akzeptable Werte.
9 zeigt ein detaillierteres Schaltbild des Ausführungsbeispiels der erfindungsgemäßen Pegelschieberschaltung aus 4. In 9 ist der Ausgabepuffer 300 mit den Invertern 300a und 300b genauer dargestellt. Der Inverter 300a umfasst Transistoren M13 und M14. Der Inverter 300b umfasst Transistoren M15 und M16. Die Zwischenspeicherschaltung 200 umfasst die Inverter 210 und 220, von denen der Inverter 210 Transistoren M9 und M10 und der Inverter 220 Transistoren M11 und M12 umfasst. Der Eingabepuffer 100 umfasst Teilschaltungen 100a2 und 100b2. Die Teilschaltung 100a2 umfasst eine Transistorschaltung 110a2 mit den Transistoren M4, M6 und M8 und eine Transistorschaltung 120a2 mit dem Transistor M2. Die Teilschaltung 100b2 umfasst eine Transistorschaltung 110b2 mit den Transistoren M3, M5 und M7 und eine Transistorschaltung 120b2 mit dem Transistor M1.
Zur Beschreibung der Schaltung aus 9 wird ein Zustandsübergang in der Schaltung beschrieben. In einem Anfangszustand sind die Pegel der Signale wie folgt: VIN = GND, N2 = VDDH, VOUT = GND, VINB = VDDL, N1 = GND und VOUT = VDDH. Im Betrieb wechselt das Eingabesignal VIN vom Massepotential GND auf den Spannungspegel VDDL und das Eingabesignal VINB wechselt vom Spannungspegel VDDL auf Massepotential GND. Die Transistoren M1, M3, M5, M6 und M8 werden leitend geschaltet und die Transistoren M2, M4 und M7 werden sperrend geschaltet. Der Entladestrom durch den Transistor M1 ist größer als der Ladestrom durch die Transistoren M3 bis M5, so dass die Spannung am Knoten N2 auf Massepotential abnimmt. Bei diesem Ausführungsbeispiel schaltet der Transistor M8 schneller als der Transistor M4 und der Transistor M8 stellt einen zusätzlichen Ladepfad für den Knoten N1 zur Verfügung. Dadurch steigt bei diesem Ausführungsbeispiel die Spannung am Knoten N1 schneller als bei der herkömmlichen Pegelschieberschaltung. Daher arbeitet diese erfindungsgemäße Pegelschieberschaltung schneller als die herkömmliche Pegelschieberschaltung.
10 zeigt ein detailliertes Schaltbild eines weiteren Ausführungsbeispiels einer erfindungsgemäßen Pegelschieberschaltung. Die Schaltung aus 10 unterscheidet sich von der Schaltung aus 9 dadurch, dass die Transistoren M7 und M8 fehlen.
Zur Beschreibung der Schaltung aus 10 wird ein Zustandsübergang in der Schaltung beschrieben. In einem Anfangszustand entsprechen die Pegel der Signale den Signalpegeln des Anfangszustandes aus 9: VIN = GND, N2 = VDDH, VOUT = GND, VINB = VDDL, N1 = GND und VOUT = VDDH. Im Betrieb wechselt das Eingabesignal VIN vom Massepotential GND auf den Spannungspegel VDDL und das Eingabesignal VINB wechselt vom Spannungspegel VDDL auf Massepotential GND. Die Transistoren M1, M3, M5 und M6 werden leitend geschaltet und die Transistoren M2 und M4 werden sperrend geschaltet. Der Entladestrom durch den Transistor M1 ist größer als der Ladestrom durch die Transistoren M3 bis M5, so dass die Spannung am Knoten N2 auf Massepotential abnimmt. Bei diesem Ausführungsbeispiel ist die Betriebsspannung des Transistors M5 der Spannungspegel VDDH, die maximale Eingabespannung VIN entspricht aber dem Spannungspegel VDDL, so dass der Strom durch den Transistor M5 durch die Eingabespannung VIN begrenzt wird. Daraus resultiert, dass die Differenz des Entladestroms und des Ladestroms des erfindungsgemäßen Ausführungsbeispiels größer als bei der herkömmlichen Pegelschieberschaltung ist. Daher ist die Entladegeschwindigkeit der erfindungsgemäßen Pegelschieberschaltung höher als die Entladegeschwindigkeit der herkömmlichen Pegelschieberschaltung.

Claims

Pegelschieberschaltung mit – einem ersten Transistor (M1), dessen Gateanschluss mit einem Eingabesignal (VIN) verbunden ist, dessen Sourceanschluss mit einem Spannungsknoten mit einem niedrigeren Spannungspegel (GND) und dessen Drainanschluss mit einem Ausgabesignal (VOUT) verbunden ist, – einem zweiten Transistor (M2), dessen Gateanschluss mit einem invertierten Signal (VINB) des Eingabesignals (VIN) verbunden ist, dessen Sourceanschluss mit dem Spannungsknoten mit dem niedrigeren Spannungspegel (GND) und dessen Drainanschluss mit einem invertierten Signal (VOUTB) des Ausgabesignals (VOUT) verbunden ist, – einem dritten Transistor (M3), dessen Gateanschluss mit dem Drainanschluss des zweiten Transistors (M2) und dessen Drainanschluss mit dem Drainanschluss des ersten Transistors (M1) verbunden ist, – einem vierten Transistor (M4), dessen Gateanschluss mit dem Drainanschluss des ersten Transistors (M1) und dessen Drainanschluss mit dem Drainanschluss des zweiten Transistors (M2) verbunden ist und dessen Sourceanschluss mit einer Versorgungsspannung mit einem ersten höheren Spannungspegel (VDDH) verbunden ist, und – einem fünften Transistor (M5), dessen Gateanschluss mit dem Eingabesignal (VIN) verbunden ist, dessen Sourceanschluss mit der Versorgungsspannung mit dem ersten höheren Spannungspegel (VDDH) verbunden ist und dessen Drainanschluss mit dem Sourceanschluss des dritten Transistors (M3) verbunden ist, – wobei das Eingabesignal (VIN) zwischen einem zweiten höheren Spannungspegel (VDDL) und dem niedrigeren Spannungspegel (GND) schwingt und – das Ausgabesignal (VOUT) zwischen dem ersten höheren Spannungspegel (VDDH) und dem niedrigeren Spannungspegel schwingt (GND), gekennzeichnet durch – eine Zwischenspeicherschaltung (200), die das Ausgabesignal (VOUT) und das invertierte Signal (VOUTB) des Ausgabesignals (VOUT) empfängt, und – einen sechsten Transistor (M7), der parallel zum dritten Transistor (M3) zwischen dem fünften und ersten Transistor (M5, M1) eingeschleift ist und dessen Gateanschluss das invertierte Signal (VINB) des Eingabesignals (VIN) empfängt.
Pegelschieberschaltung nach Anspruch 1, dadurch gekennzeichnet, dass der sechste Transistor (M7) als NMOS-Transistor ausgeführt ist.
Pegelschieberschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Zwischenspeicherschaltung (200) eine CMOS-Transistorkonfiguration aufweist.
Pegelschieberschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der erste und zweite Transistor (M1, M2) als NMOS-Transistoren und der dritte, vierte und fünfte Transistor (M3, M4, M5) als PMOS-Transistoren ausgeführt sind.
Pegelschieberschaltung nach einem der Ansprüche 1 bis 4, gekennzeichnet durch einen siebten Transistor (M6), der zwischen dem vierten Transistor (M4) und der Versorgungsspannung mit dem ersten höheren Spannungspegel (VDDH) eingeschleift ist und dessen Gateanschluss das invertierte Signal (VINB) des Eingabesignals (VIN) empfängt.
Pegelschieberschaltung nach Anspruch 5, dadurch gekennzeichnet, dass der siebte Transistor (M6) als PMOS-Transistor ausgeführt ist.
Pegelschieberschaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der niedrigere Spannungspegel einem Massespannungspegel (GND) entspricht.
Pegelschieberschaltung nach einem der Ansprüche 1 bis 7, gekennzeichnet durch einen achten Transistor (M8), der parallel zum vierten Transistor (M4) zwischen dem sechsten Transistor (M6) oder der Versorgungsspannung mit dem ersten höheren Spannungspegel (VDDH) und dem zweiten Transistor (M2) eingeschleift ist und dessen Gateanschluss das Eingabesignal (VIN) empfängt.
Pegelschieberschaltung nach Anspruch 8, dadurch gekennzeichnet, dass der achte Transistor (M8) als NMOS-Transistor ausgeführt ist.