JP3022870B1

JP3022870B1 - Ｐｌｌ回路

Info

Publication number: JP3022870B1
Application number: JP11019652A
Authority: JP
Inventors: 冬樹長谷川
Original assignee: 日本電気アイシーマイコンシステム株式会社
Priority date: 1999-01-28
Filing date: 1999-01-28
Publication date: 2000-03-21
Anticipated expiration: 2019-01-28
Also published as: JP2000224035A

Abstract

【要約】【課題】ジッタの発生やロック時間の増大を解消し、
制御電圧信号に高周波成分のノイズが重畳する問題を改
善できるＰＬＬ回路を提供する。【解決手段】チャージポンプ３０６が、ＵＰパルス４
１２及びＤＯＷＮパルス４１３の夫々が各ゲートに入力
されるPMOSトランジスタ４３０及びNMOSトランジスタ４
３１と、PMOSトランジスタ４３０及びNMOSトランジスタ
４３１への電流量を夫々制御する上昇側電流供給部（４
３０３ａ〜４３０３ｃ）及び下降側電流供給部（４３１
３ａ〜４３１３ｃ）とを備えている。ＰＬＬ回路は、電
源が投入された起動時に、上昇側及び下降側電流供給部
によるPMOSトランジスタ４３０及びNMOSトランジスタ４
３１への各供給電流値を調整した後に、基準クロック３
１０と出力クロック３１１との位相差に対応してＵＰパ
ルス４１２及びＤＯＷＮパルス４１３を夫々制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フェーズロックル
ープ（Phase Lock Loop:ＰＬＬ）回路及びその制御方法
に関し、特に、高速動作が可能なＰＬＬ回路に関する。

【０００２】

【従来の技術】図１３は、従来のアナログ方式のＰＬＬ
回路の構成を示すブロック図である。このＰＬＬ回路
は、基準周波数を有する基準クロック３１０と、同期信
号である出力クロック３１１の帰還分との位相を比較
し、位相差信号であるＵＰパルス４１２及びＤＯＷＮパ
ルス４１３を夫々出力する位相比較回路（ＰＤ）３０１
と、ＵＰパルス４１２及びＤＯＷＮパルス４１３を直流
電圧信号８０２１に変換するチャージポンプ（ＣＰ）８
０２とを有する。ＰＬＬ回路は更に、直流電圧信号８０
２１の高周波成分を除去して制御電圧信号３０８１を生
成するローパスフィルタ（ＬＰＦ）３０８と、制御電圧
信号３０８１により出力信号の周波数が制御される電圧
制御発振回路（ＶＣＯ）３０９とを有する。

【０００３】上記構成のＰＬＬ回路は、基準クロック３
１０と出力クロック３１１双方の周波数及び位相が等し
く保持されるロック状態を維持するように動作し、基準
クロックの周波数の変化、使用環境温度の変化、電源電
圧の変化、及びノイズの影響等の外的要因の変化が生じ
るまでロック状態を維持する。

【０００４】上記従来のＰＬＬ回路におけるチャージポ
ンプでは、製造プロセスによる素子特性のバラツキに起
因して、チャージポンプの電圧上昇（ＵＰ）側及び電圧
下降（ＤＯＷＮ）側の各電流駆動能力にバラツキが生じ
る。このため、ＰＬＬ回路におけるジッタが増大し、ロ
ックに要する時間が増大するという問題を生じる。ま
た、ＬＰＦが半導体チップ内蔵とされる場合には、チッ
プ内に寄生する寄生素子もジッタやロック時間の増大の
一因となる。

【０００５】上記問題点を解消するため、位相差に応答
してチャージポンプの駆動電流量を制御する方法が知ら
れている。図１４は、この制御方法で動作する従来のチ
ャージポンプの内部構成を示す回路図である。

【０００６】上記チャージポンプ回路は、ＵＰ側のPMOS
トランジスタ４３０とＤＯＷＮ側のNMOSトランジスタ４
３１とを備える。PMOSトランジスタ４３０は、ゲートに
ＵＰパルス４１２が接続され、ソースに電流源８８０７
ａ〜８８０７ｃが直列に接続され、ドレインがNMOSトラ
ンジスタ４３１のドレインと出力ノード４１４とに共通
接続される。電流源８８０７ａの電流路の一端及び他端
にＣＰ能力切換えスイッチ８８１１が接続にされ、電流
源８８０７ａの電流路の一端と電流源８８０７ｃの電流
路の一端とにＣＰ能力切換えスイッチ８８２１が接続さ
れる。ＵＰパルス４１２に第１ＣＰ能力切換え回路８８
１及び第２ＣＰ能力切換え回路８８２が夫々接続され
る。第１ＣＰ能力切換え回路８８１及び第２ＣＰ能力切
換え回路８８２が夫々、ＵＰパルス４１２の変化に応答
してＣＰ能力切換えスイッチ８８１１及びＣＰ能力切換
えスイッチ８８２１のオン／オフを切り換える。

【０００７】NMOSトランジスタ４３１は、ゲートにＤＯ
ＷＮパルス４１３が接続され、ソースに電流源８８０７
ｄ〜８８０７ｆが直列に接続される。電流源８８０７ｆ
の電流路の一端及び他端にＣＰ能力切換えスイッチ８８
４１が接続され、電流源８８０７ｆの電流路の一端と電
流源８８０７ｄの電流路の一端とにＣＰ能力切換えスイ
ッチ８８３１が接続される。ＤＯＷＮパルス４１３に第
３ＣＰ能力切換え回路８８３及び第４ＣＰ能力切換え回
路８８４が夫々接続される。第３ＣＰ能力切換え回路８
８３及び第４ＣＰ能力切換え回路８８４が夫々、ＤＯＷ
Ｎパルス４１３の変化に応答してＣＰ能力切換えスイッ
チ８８３１及びＣＰ能力切換えスイッチ８８４１のオン
／オフを切り換える。

【０００８】図１５は、図１４に示したチャージポンプ
の動作を示すフローチャートである。まず、位相比較回
路３０１で基準クロック（リファレンスクロック）３１
０と出力クロック３１１双方の位相を比較する（ステッ
プ９０１）。この結果、位相差がある場合には、位相差
量が判定基準値以上の位相差であるか否かを判定し（ス
テップ９０３）、位相差が判定基準値未満の場合には処
理を終了する。ステップ９０３の判定の結果、位相差量
が判定基準値以上である場合には、これに対応してチャ
ージポンプ８０２の電流駆動能力を切り換え（ステップ
９０４）、位相差量が判定基準値以上ではない場合に
は、ステップ９０５にジャンプしてＶＣＯ３０９を動作
させる。

【０００９】ステップ９０４の電流駆動能力切換え時
に、例えば、第１〜第４ＣＰ能力切換え回路８８１〜８
８４が何れも動作しなければ、PMOSトランジスタ４３０
は電流源８８０７ａ〜８８０７ｃから供給される電流で
動作し、NMOSトランジスタ４３１は電流源８８０７ｄ〜
８８０７ｆから供給される電流で動作する。このときの
チャージポンプ８０２は最大能力で動作する。また、第
１及び第４ＣＰ能力切換え回路８８１及び８８４が夫々
動作すると、ＣＰ能力切換えスイッチ８８１１及び８８
４１の双方がオンとなるので、PMOSトランジスタ４３０
は電流源８８０７ｂ及び８８０７ｃから供給される電流
で動作し、NMOSトランジスタ４３１は電流源８８０７ｄ
及び８８０７ｅから供給される電流で動作する。このと
きのチャージポンプの電流駆動能力は１段階低減する。
更に、第１〜第４ＣＰ能力切換え回路８８１〜８８４が
全て動作すると、ＣＰ能力切換えスイッチ８８１１〜８
８４１が全てオンとなるので、PMOSトランジスタ４３０
は電流源８８０７ｃから供給される電流のみで動作し、
NMOSトランジスタ４３１は電流源８８０７ｄから供給さ
れる電流のみで動作する。このときのチャージポンプの
電流駆動能力は２段階低減する。

【００１０】

【発明が解決しようとする課題】上記従来のチャージポ
ンプでは、トランジスタ４３０、４３１への供給電流を
逐次切り換える際の観測時間や切換え時間は、ＶＣＯに
よる周波数補正を行わない時間帯でなければならず、こ
の時間帯まで待機する分時間が多く必要となって、ロッ
クに要する時間が増大する。また、チャージポンプを成
すトランジスタ４３０、４３１への供給電流を切り換え
る際に、ＶＣＯの制御電圧信号（コントロールバイアス
信号）にオーバーシュートやアンダーシュート成分が生
じ、コントロールバイアス信号に高周波成分ノイズが重
畳する。このため、ジッタの発生を抑制するには不十分
であった。

【００１１】本発明は、上記に鑑み、ジッタの発生やロ
ック時間の増大を解消し、制御電圧信号に高周波成分の
ノイズが重畳する問題を改善できるＰＬＬ回路を提供す
ることを目的とする。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、本発明のＰＬＬ回路は、基準周波数を有する基準ク
ロックと前記基準周波数から生成される同期信号とを比
較する位相比較回路と、該位相比較回路からの第１及び
第２の位相差信号に応答して上昇電圧信号及び下降電圧
信号を出力することによって前記同期信号の出力ノード
に対する電流の流入及び流出を制御するチャージポンプ
とを備えるＰＬＬ回路において、前記チャージポンプ
が、前記第１及び第２の位相差信号の夫々が各ゲートに
入力される第１導電型トランジスタ及び第２導電型トラ
ンジスタと、前記第１及び第２導電型トランジスタへの
電流量を夫々制御する上昇側及び下降側電流供給部とを
備えており、前記ＰＬＬ回路は、電源が投入された起動
時に前記上昇側及び下降側電流供給部による前記第１及
び第２導電型トランジスタへの各供給電流値の調整を完
了させ、次いで、前記基準クロックと前記同期信号との
位相差に対応して前記上昇又は下降電圧信号のパルス幅
を制御することで前記第１及び第２の位相差信号を夫々
制御することを特徴とする。

【００１３】本発明のＰＬＬ回路では、起動時のみにチ
ャージポンプの電流駆動能力に対する粗調整を行い、粗
調整後の実動作時には、位相比較回路からの上昇電圧信
号及び下降電圧信号を制御することによって制御電圧信
号を微調整することができる。これにより、観測時間に
おける位相ずれ量、及び切換え時間における位相ずれ量
に対する従来の調整時間が不要になり、ロックに要する
時間が短縮できる。また、起動時に、上昇側及び下降側
電流供給部にトランジスタを用いた場合、トランジスタ
のオン／オフを切り換えて電流量を変化させて信号波形
を滑らかにし、高周波成分を除去することができる。こ
れにより、制御電圧信号に高周波成分ノイズが重畳する
問題を改善し、ジッタの発生を回避することができる。

【００１４】ここで、前記第１及び第２導電型トランジ
スタが夫々、PMOSトランジスタ及びNMOSトランジスタか
ら成り、前記上昇側電流供給部は、前記PMOSトランジス
タのソースに各ドレインが共通接続された複数の別のPM
OSトランジスタから成り、前記下降側電流供給部は、前
記NMOSトランジスタのソースに各ドレインが共通接続さ
れた複数の別のNMOSトランジスタから成り、前記供給電
流値の固定処理は、前記上昇側及び下降側電流供給部に
おけるPMOSトランジスタ及びNMOSトランジスタを選択す
ることによって実行されることが好ましい。この場合、
PMOSトランジスタ及びNMOSトランジスタの選択状態によ
って、チャージポンプの電流駆動能力を簡便且つ速やか
に切り換えることができる。

【００１５】また、前記起動時に、前記同期信号の所定
パルス数を計測して基準値として保持してから前記第１
及び第２の位相差信号に夫々第１及び第２の観測用パル
スを出力し、前記第１及び第２の観測用パルスの出力後
における前記同期信号のパルス数を前記基準値の計測時
と同じ時間で計測し、前記同期信号の前記基準値に対す
るパルス数の差に対応して、前記上昇側及び下降側電流
供給部における前記別のPMOSトランジスタ及び別のNMOS
トランジスタの内から制御すべきトランジスタを夫々選
択して、前記上昇側及び下降側電流供給部双方への供給
電流値を定めることが好ましい。この場合、起動時にお
けるチャージポンプの電流駆動能力を正確に判定し、こ
の判定に従って上昇側及び下降側電流供給部の動作を夫
々切り換えることによって、チャージポンプの素子特性
のバラツキを確実に補正することができる。

【００１６】好ましくは、前記上昇電圧信号が停止して
前記下降電圧信号が開始され又は前記下降電圧信号が停
止して前記上昇電圧信号が開始される信号切換えが発生
してからの前記位相比較回路の出力パルスのパルス幅に
基づいて電圧制御発振回路の動作状態を判定し、該判定
に従って前記上昇又は下降電圧信号のパルス幅を制御す
ることが好ましい。この場合、ＰＬＬ回路の実動作時
に、パルス幅制御による微調整によって制御電圧信号の
変動量を無くすることができるので、ジッタ発生やロッ
ク時間の増大等の問題点を解消することができる。

【００１７】

【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図１は、本発明の一実施形態例におけるア
ナログ方式のＰＬＬ回路を示すブロック図である。この
ＰＬＬ回路は、位相比較回路３０１、パルス波形変形回
路３０２、パルス波形選択回路３０３、パルスカウンタ
３０４、ＣＰ駆動能力切換え回路３０５、チャージポン
プ３０６、観測用基準パルス発生回路３０７、ＬＰＦ３
０８、及びＶＣＯ３０９から構成される。ＬＰＦ３０８
は半導体チップに内蔵される。

【００１８】上記構成のＰＬＬ回路では、電源が投入さ
れた起動時に、出力クロック３１１のパルス数をカウン
トし、このカウント値を基準として、観測用基準パルス
発生回路３０７からＣＰ駆動能力観測用のＵＰパルス３
０７１（又はＤＯＷＮパルス３０７２）を出力し、この
結果としての出力クロック３１１のパルス数をカウント
する。この結果、出力クロック３１１のパルス数が基準
値を超える場合には、チャージポンプ３０６の電流駆動
能力（以下、ＣＰ駆動能力とも呼ぶ）はＵＰ側で高い
（又はＤＯＷＮ側で低い）ことになるので、ＣＰ駆動能
力の抑制制御（又は促進制御）を行う。一方、出力クロ
ック３１１のパルス数が基準値未満である場合には、Ｕ
Ｐ側で低い（又はＤＯＷＮ側で高い）ことになるので、
ＣＰ駆動能力の促進制御（又は抑制制御）を行う。この
ようにして、チャージポンプ３０６における素子特性の
バラツキを補正する。

【００１９】次に、ＣＰ駆動能力の切換え機能ついて説
明する。図２はＣＰ駆動能力制御回路の構成を示すブロ
ック図である。この制御回路は、位相比較回路３０１、
パルスカウンタ３０４を成すカウンタ４０１及び４０
２、ＵＰ側のＣＰ駆動能力を出力クロック３１１のパル
ス数で観測して以降の信号を選択するセレクタ４０３、
ＤＯＷＮ側のＣＰ駆動能力を観測して以降の信号を選択
するセレクタ４０４、並びに、観測用基準パルス発生回
路３０７を有する。セレクタ４０３の次段には、ＵＰパ
ルス数が基準値よりも多い場合に対応する信号をラッチ
するラッチ回路４０６１、ＵＰパルス数が基準値よりも
少ない場合に対応する信号をラッチするラッチ回路４０
７１、及び、ＵＰパルス数が基準値と等しい場合に対応
する信号をラッチするラッチ回路４０８１が配置され
る。ラッチ回路４０６１〜４０８１の次段には、ラッチ
回路４０６１〜４０８１の各出力が入力されるＡＮＤゲ
ート４０５ａと、ラッチ回路４０７１及びラッチ回路４
０８１の各出力が入力されるＡＮＤゲート４０５ｂと、
バッファ４１４ａ及び４１４ｂとが配置される。

【００２０】また、セレクタ４０４の次段には、ＤＯＷ
Ｎパルス数が基準値よりも多い場合に対応する信号をラ
ッチするラッチ回路４０９１、ＤＯＷＮパルス数が基準
値よりも少ない場合に対応する信号をラッチするラッチ
回路４１０１、及び、ＤＯＷＮパルス数が基準値と等し
い場合に対応する信号をラッチするラッチ回路４１１１
が配置される。ラッチ回路４０９１〜４１１１の次段に
は、ラッチ回路４０９１〜４１１１の各出力が入力され
るＡＮＤゲート４０５ｃと、ラッチ回路４１０１及びラ
ッチ回路４１１１の各出力が入力されるＡＮＤゲート４
０５ｄと、バッファ４１４ｃ及び４１４ｄとが配置され
る。

【００２１】位相比較回路３０１の出力であるＵＰパル
ス４１２及びＤＯＷＮパルス４１３、並びに、切換え信
号Ａ〜Ｃ及びａ〜ｃは夫々、チャージポンプ３０６の対
応する端子４０６〜４１１（図３参照）に供給される。
なお、図２では、パルス波形選択回路３０３及びパルス
波形変形回路３０２は図示省略している。

【００２２】上記構成の回路では、カウンタ４０１が外
部クロック３１０を１００パルス分カウントし、そのカ
ウント結果をカウンタ４０２、セレクタ４０３及び４０
４に夫々与える。カウンタ４０２は、入力されたカウン
ト結果に応答する信号を観測用基準パルス発生回路３０
７、セレクタ４０３及び４０４に夫々与える。セレクタ
４０３は、カウンタ４０１及び４０２からの信号に従っ
て、ＣＰ駆動能力を出力クロック３１１のパルス数で観
測し、その観測結果に対応する信号をラッチ回路４０６
１〜４０８１でラッチする。同様にセレクタ４０４も、
観測結果に対応する信号をラッチ回路４０９１〜４１１
１でラッチする。これにより、ラッチ回路４０６１〜４
０８１及び４０９１〜４１１１のラッチ結果に対応し
て、端子４０６〜４１１に夫々切換え信号Ａ〜ｃが供給
される。この場合、ラッチ回路４０６１で信号がラッチ
されると、切換え信号Ａ〜Ｃが夫々供給されてPMOSトラ
ンジスタ４３０３ａ〜４３１３ｃ（図３）が全てオンと
なる。ラッチ回路４０７１で信号がラッチされると、切
換え信号Ａ及びＢが夫々供給されてPMOSトランジスタ４
３０３ａ及び４３１３ｂがオンとなる。ラッチ回路４０
８１で信号がラッチされると、切換え信号Ｃのみが供給
されてPMOSトランジスタ４３０３ｃがオンとなる。これ
は、ＤＯＷＮ側においても同様であり、切換え信号ａ〜
ｃの供給によってNMOSトランジスタ４３１３ａ〜４３１
３ｃのオン／オフが切り換えられる。以上のオン／オフ
の切換え結果は、起動時から実動作に移行する時点で固
定される。

【００２３】図３は、チャージポンプ３０６の構成を示
すブロック図である。チャージポンプ３０６は、ＵＰ側
のPMOSトランジスタ４３０とＤＯＷＮ側のNMOSトランジ
スタ４３１とを備える。PMOSトランジスタ４３０は、ゲ
ートにＵＰパルス４１２が接続され、ソースに、電流可
変用のPMOSトランジスタ４３０３ａ〜４３０３ｃのドレ
インが共通接続される。PMOSトランジスタ４３０３ａ〜
４３０３ｃは夫々、ソースがＶＤＤに接続され、ゲート
に信号Ａ〜Ｃが供給される。NMOSトランジスタ４３１
は、ゲートにＤＯＷＮパルス４１３が接続され、ソース
に、電流可変用のNMOSトランジスタ４３１３ａ〜４３１
３ｃのドレインが共通接続される。NMOSトランジスタ４
３１３ａ〜４３１３ｃは夫々、ソースが接地され、ゲー
トに信号ａ〜ｃが供給される。

【００２４】上記チャージポンプ３０６では、ＣＰ駆動
能力の切換え時に、例えば、切換え信号Ａ〜Ｃが供給さ
れると、PMOSトランジスタ４３０３ａ〜４３０３ｃがオ
ンすることによって供給される電流でPMOSトランジスタ
４３０が動作する。一方、切換え信号ａ〜ｃが供給され
ると、NMOSトランジスタ４３１３ａ〜４３１３ｃがオン
することによって供給される電流でNMOSトランジスタ４
３１が動作する。これにより、チャージポンプ３０６
は、最大能力で上昇電圧信号又は下降電圧信号を出力す
る。

【００２５】また、切換え信号Ａ及びＢが供給される
と、PMOSトランジスタ４３０３ａ及び４３０３ｂがオン
することによる電流でPMOSトランジスタ４３０が動作す
る。一方、切換え信号ａ及びｂが供給されると、NMOSト
ランジスタ４３１３ａ及び４３１３ｂがオンすることに
よる電流でNMOSトランジスタ４３１が動作する。このと
きのチャージポンプ３０６の電流駆動能力は１段階低減
する。更に、信号Ｃ又はｃのみが供給されると、PMOSト
ランジスタ４３０３ｃがオンすることによる電流でPMOS
トランジスタ４３０が、又は、NMOSトランジスタ４３１
３ｃがオンすることによる電流でNMOSトランジスタ４３
１が動作する。これにより、チャージポンプ３０６は、
２段階低減した能力で上昇電圧信号又は下降電圧信号を
出力する。

【００２６】上記のように、本実施形態例におけるチャ
ージポンプ３０６では、ＵＰ側、ＤＯＷＮ側における各
トランジスタ４３０及び４３１の各ソース側に、電流可
変用のトランジスタが複数列で配設されるので、この電
流可変用のトランジスタの各切換えによってＣＰ駆動能
力を容易に切り換えることができる。

【００２７】図４は、図１で説明したパルス波形変形回
路３０２及びパルス波形選択回路３０３を含む制御回路
を詳細に示すブロック図である。この制御回路は、位相
比較回路３０１からのＵＰパルス４１２に接続されたＵ
Ｐカウンタ５０２、基準値Ａ観測回路５０４、基準値Ｂ
観測回路５０５、カウント３信号ラッチ５０２２１、パ
ルス幅短縮処理回路５００１１、パルス幅延長処理回路
５００１２、パルス幅非変換処理回路５００１３、及び
入力ＵＰパルス波形選択回路５０８を有する。上記制御
回路は更に、ＤＯＷＮパルス４１３に接続されたＤＯＷ
Ｎカウンタ５０３、基準値Ａ観測回路５０６、基準値Ｂ
観測回路５０７、カウント３信号ラッチ５０３２１、パ
ルス幅短縮処理回路５００２１、パルス幅延長処理回路
５００２２、パルス幅非変換処理回路５００２３、及び
入力ＤＯＷＮパルス波形選択回路５０９を有する。

【００２８】上記制御回路は、動作時には、位相比較回
路３０１からのＵＰパルス４１２及びＤＯＷＮパルス４
１３を、ＵＰカウンタ５０２、基準値Ａ観測回路５０
４、基準値Ｂ観測回路５０５、及びカウント３信号ラッ
チ５０２２１によって観測し、その結果に対応する信号
をパルス幅短縮処理回路５００１１、パルス幅延長処理
回路５００１２又はパルス幅非変換処理回路５００１３
でラッチし、パルス幅短縮処理、パルス幅延長処理、又
は波形をなまらせる平滑処理を行い、入力ＵＰパルス波
形選択回路５０８からチャージポンプ３０６に向けてＵ
Ｐパルス出力５０８１を出力する。図中、５０２１はカ
ウンタ５０２で計測されたカウント１信号、５０２２は
カウント３信号であり、５０４１及び５０５１は基準デ
ィレイ観測信号である。

【００２９】更に、カウンタ５０３、基準値Ａ観測回路
５０６、基準値Ｂ観測回路５０７、カウント３信号ラッ
チ５０３２１により、上記と同様にして、ＵＰパルス４
１２及びＤＯＷＮパルス４１３に対するパルス幅短縮処
理、パルス幅延長処理、又は平滑処理を行い、入力ＤＯ
ＷＮパルス波形選択回路５０９からチャージポンプ３０
６に向けてＤＯＷＮパルス出力５０９１を出力する。図
中、５０３１はカウント１信号、５０３２はカウント３
信号、５０６１及び５０７１は基準ディレイ観測信号で
ある。

【００３０】以上により、起動時にＣＰ駆動能力切換え
回路３０５によって製造バラツキを補正した後の実動作
時に、パルス波形変形回路３０２及びパルス波形選択回
路３０３が、ＵＰパルス４１２及びＤＯＷＮパルス４１
３のパルス幅変形処理によってコントロールバイアス信
号を微調整し、ＶＣＯ３０９からの出力周波数を制御す
る。

【００３１】次に、図５〜図９に示すフローチャートを
参照して本実施形態例のアナログＰＬＬ回路の動作を詳
細に説明する。図５は、本実施形態例におけるＰＬＬ回
路の全体動作を示すフローチャートである。ステップ１
ではＣＰ駆動能力を測定し、ステップ２では、ＣＰ駆動
能力切換え回路３０５により粗調整を行ってＣＰ駆動能
力を切換えて固定し、ステップ３では、基準クロック３
１０と出力クロック３１１との位相を比較する。この比
較の結果、ステップ４では位相差の有無を判定し、位相
差が有る場合には、ステップ５でＵＰパルス４１２及び
ＤＯＷＮパルス４１３の各パルス幅を変えることによっ
て微調整を行う。

【００３２】図６及び図７は、図５のステップ１及び２
の処理を詳細に示すフローチャートである。ステップ１
０５で電源がオンされて起動すると、外部クロック３１
０の一定数（１００パルス）を時間の基準とするため、
オフセット状態での出力クロック３１１のパルス数をカ
ウントしつつ値Ｃとして取り込む（ステップ１０６）。
ステップ１０７では、外部クロック３１０のパルス数が
１００に到達したか否かを判定し、１００パルスに到達
するまでステップ１０６の動作を繰り返す。１００パル
スのカウント終了後、ステップ１０８では、観測用基準
パルス発生回路３０７から観測用基準のＵＰパルス３０
７１（図１）を５発出力し、その結果としての出力クロ
ック３１１のパルス数を、値Ｃのカウント時と同じ時間
分カウントして値Ｄとして取り込む（ステップ１０
９）。

【００３３】ステップ１１０では値Ｃと値Ｄとを比較す
る。比較の結果、値Ｄのパルス数が値Ｃとほぼ等しい場
合には、ステップ１１１で、ＵＰ側トランジスタ４３０
３ａ〜４３０３ｃの動作数を変更せずその状態を維持す
る。値Ｄのパルス数が値Ｃよりも少ない場合には、ＵＰ
側トランジスタ４３０３ａ〜４３０３ｃの動作数を増や
して、ＵＰ側のＣＰ駆動能力を増大させる。値Ｄのパル
ス数が値Ｃよりも多い場合には、ＵＰ側トランジスタ４
３０３ａ〜４３０３ｃの動作数を減らして、ＵＰ側のＣ
Ｐ駆動能力を低減する。このように、ＵＰパルス３０７
１を５発出力した際の出力クロック３１１のパルス数が
基準値未満でＵＰ側のＣＰ駆動能力が低すぎる場合に
は、トランジスタ４３０３ａ〜４３０３ｃの動作数を増
やしてＣＰ駆動能力を高める。一方、５発出力した際の
出力クロック３１１のパルス数が基準値を超え、ＵＰ側
のＣＰ駆動能力が高い場合には、トランジスタ４３０３
ａ〜４３０３ｃの動作数を減らしてＣＰ駆動能力を抑え
る。

【００３４】次いで、ＤＯＷＮ側のＣＰ駆動能力の粗調
整を上記ＵＰ側の粗調整と同様に行う。まず、オフセッ
ト状態での出力クロック３１１のパルス数をカウントし
つつ値Ｃとして取り込む（ステップ１１４）。ステップ
１１５では、外部クロック３１０のパルス数が１００に
到達するまでステップ１１４の動作を繰り返す。カウン
ト終了後、ステップ１１６では、ＤＯＷＮパルス３０７
２（図１）を５発出力し、その結果としての出力クロッ
ク３１１のパルス数を、値Ａのカウント時と同じ時間分
カウントして値Ｄとして取り込む（ステップ１１７）。

【００３５】ステップ１１８では値Ｃと値Ｄとを比較す
る。比較の結果、値Ｄのパルス数が値Ｃとほぼ等しい場
合には、ステップ１１９で、ＤＯＷＮ側トランジスタ４
３１３ａ〜４３１３ｃの動作数を変更せずその状態を維
持する。値Ｄのパルス数が値Ｃよりも多い場合には、Ｄ
ＯＷＮ側トランジスタ４３１３ａ〜４３１３ｃの動作数
を増やして、ＤＯＷＮ側のＣＰ駆動能力を増大させる。
値Ｄのパルス数が値Ｃよりも少ない場合には、ＤＯＷＮ
側トランジスタ４３１３ａ〜４３１３ｃの動作数を減ら
して、ＤＯＷＮ側のＣＰ駆動能力を低減する。このよう
に、観測用基準ＤＯＷＮパルス３０７２を５発出力した
際の出力クロック３１１のパルス数が基準値を超え、Ｄ
ＯＷＮ側のＣＰ駆動能力が低い場合には、ＣＰ駆動能力
を高める。一方、５発出力した際の出力クロック３１１
のパルス数が基準値未満で、ＤＯＷＮ側のＣＰ駆動能力
が高すぎる場合には、ＣＰ駆動能力を抑える。

【００３６】出力クロック３１１のパルスカウント数
と、ＵＰ側／ＤＯＷＮ側のＣＰ駆動能力との対応は、予
め設定しておく。設計時には、設計センター値とその前
後の値とを設定する。更に、ステップ１１９〜１２１の
処理の後、ステップ１２２でＰＬＬ動作許可信号を出力
し、ＣＰ駆動能力の調整処理を終了する。

【００３７】図８及び図９は、ＣＰ駆動能力の粗調整の
後に行う微調整処理を示すフローチャートである。ま
ず、ＰＬＬ回路が動作を開始すると、ステップ２２２
で、波形選択回路３０３によってＵＰパルス４１２及び
ＤＯＷＮパルス４１３を観測し、位相差の有無を判定す
る。この結果、位相差がある場合には、ステップ２２３
で、ＵＰ側のＣＰ駆動能力を高めるためのＵＰパルス４
１２の有無を判定する。この結果、ＵＰパルス４１２が
ある場合には、パルスカウンタ３０４内のＤＯＷＮカウ
ンタ（図４の５０３）をリセットし、ＵＰパルス４１２
が無い場合には、ＤＯＷＮパルス有りとしてステップ２
３６に進み、パルスカウンタ３０４内のＵＰカウンタ
（図４の５０２）をリセットする。

【００３８】次いで、ステップ２２５でＵＰカウンタ５
０２を１インクリメントし、ステップ２２６で、ＵＰパ
ルス４１２は信号切換えが発生してから１カウント目か
否かを判定する。この結果、１カウント目である場合に
は、信号切換えが発生してから１パルス目の位相差（基
準クロック３１０と出力クロック３１１との位相差量を
示すパルス幅）が、予め設定された基準値Ａより大きい
とき、その信号のコントロールバイアスは過剰であると
判定する（ステップ２３０）。更に、ステップ２３１
で、パルス幅変調によりＤＯＷＮパルス４１３のパルス
幅を狭くし、このＤＯＷＮパルス４１３をパルス波形変
形回路３０２からチャージポンプ３０６に出力する。こ
れに応答して、ＶＣＯ３０９へのコントロールバイアス
信号を低減させる。ステップ２３２では、ＵＰカウンタ
５０２をリセットする。

【００３９】ステップ２３０で、１パルス目の位相差が
基準値Ａを超えない場合には、ステップ２３３で、ＵＰ
パルス４１２の１カウント目の位相差を、予め設定され
た基準値Ｂと比較する。この結果、位相差が基準値Ｂよ
りも小さい場合には、ステップ２３４で、ＵＰ側トラン
ジスタ４３０３ａ〜４３０３ｃをオン／オフさせること
によって電流量を変化させ、ＵＰパルス４１２波形をな
まらせて滑らかにする。ステップ２３３では、信号切換
えが発生してから１パルス目の位相差量が基準値Ｂより
も小さい場合に、コントロールバイアス信号に高周波成
分が乗ってＶＣＯ３０９が誤動作していることになるの
で、ステップ２３４で、ＵＰパルス波形をなまらせるこ
とによって高周波成分を除去する。更に、ステップ２３
５でＵＰカウンタ５０２をリセットする。

【００４０】ステップ２２７では、ＵＰパルス４１２が
３カウント目か否かを観測し、３パルス以上にわたって
同方向の信号である場合には、その信号のコントロール
バイアスが不足していると判定する。従って、ステップ
２２７で３カウント目であると判定した場合には、ステ
ップ２２８で、ＵＰパルス４１２のパルス幅を広くして
チャージポンプ３０６に出力し、コントロールバイアス
信号を増大させる（ステップ２２９、２４８）。一方、
ステップ２２７で３カウント未満であれば、ステップ２
４８に進んでＶＣＯ３０９を動作させ、ステップ２２２
に戻る。

【００４１】次いで、ステップ２３６ではＵＰカウンタ
５０２をリセットし、ステップ２３７で、ＤＯＷＮカウ
ンタ５０３を１インクリメントする。ステップ２３８で
は、ＤＯＷＮパルス４１３が１カウント目か否かを判定
する。この結果、１カウント目であればステップ２４２
に進み、そうでなければステップ２３９に進む。ステッ
プ２４２では、位相差と基準値Ａとを比較する。この結
果、位相差が基準値Ａよりも大きければ、ステップ２４
３で、パルス波形変形回路３０２によりＵＰパルス４１
２のパルス幅を狭くする。更に、ステップ２４４でＤＯ
ＷＮカウンタ５０３をリセットし、ステップ２４８でＶ
ＣＯ３０９を動作させ、ステップ２２２に戻る。ステッ
プ２４２で、ＤＯＷＮパルス１カウント目の位相差が基
準値Ａを超えなければ、ステップ２４５で、位相差が基
準値Ｂより小さいか否かを判定する。この結果、位相差
が基準値Ｂよりも小さければ、ステップ２４６でＤＯＷ
Ｎパルス４１３の波形をなまらせることによって高周波
成分を除去する。更に、ステップ２４７でＤＯＷＮカウ
ンタをリセットし、ステップ２４８でＶＣＯ３０９を動
作させ、ステップ２２２に戻る。

【００４２】ステップ２３９では、ＤＯＷＮパルス４１
３が３カウント目か否かを判定する。この結果、３カウ
ント未満であれば、ステップ２４８でＶＣＯ３０９を動
作させ、ステップ２２２に戻る。一方、３カウント目で
あれば、ステップ２４０で、パルス波形変形回路３０２
によりＤＯＷＮパルス４１３のパルス幅を長くする。更
に、ステップ２４１でＤＯＷＮカウンタ５０３をリセッ
トし、ステップ２４８でＶＣＯ３０９を動作させ、ステ
ップ２２２に戻る。

【００４３】以上のように、本実施形態例では、ＣＰ駆
動能力の粗調整を起動時に行い、粗調整後の実動作中
に、基準クロック３１０と出力クロック３１１双方の位
相差を、ＵＰ／ＤＯＷＮパルス数とパルス幅と信号切換
えの方向とを参照しつつ観測し、ＵＰ／ＤＯＷＮパルス
をパルス幅変調する微調整を行った。これにより、具体
的には以下の効果を得ることができた。

【００４４】従来はチャージポンプのトランジスタのば
らつきによって、コントロールバイアス信号のレベルが
ずれてＶＣＯ動作範囲がずれると、ＰＬＬ回路がロック
しないという問題があった。例えば、コントロールバイ
アス信号が１Ｖで中心周波数が１ＧＨｚ、及び調整範囲
が０．８〜１．２Ｖで０．８〜１．２ＧＨｚのＶＣＯ出
力に対して、チャージポンプを成すトランジスタのバラ
ツキでコントロールバイアス信号のレベルが−０．２ｖ
シフトした場合には、中心周波数０．８ＧＨｚ、調整範
囲０．６〜１．０Ｖで０．６〜１．０ＧＨｚとなって、
高周波数側でロックができなくなる。これに対し、本実
施形態例では、チャージポンプ３０６のトランジスタ４
３０及び４３１のバラツキを、ＵＰ側トランジスタ４３
０３ａ〜４３０３ｃ及びＤＯＷＮ側トランジスタ４３１
３ａ〜４３１３ｃのオン／オフを切り換えることによっ
て補正する。これにより、コントロールバイアス信号の
レベルずれによってロックしないという上記問題点を解
消した。また、コントロールバイアス信号のレベルを最
適化でき、ＶＣＯ動作範囲を最適化することができるの
で、ロック時間が極めて短くなった。

【００４５】従来のＣＰ駆動能力を逐次切換える方式で
は、動作時に、「観測時間」と共に「切換え時間」が存
在し、これらの時間においても位相はずれ続けるため、
位相差は「観測時間における位相差量＋切換え時間にお
ける位相差量」となって、位相差の補正に要する時間が
余分に必要であった。

【００４６】図１０は、従来方式の位相差の時間変化例
を示すグラフである。同図では、動作ステップ０−０間
が位相ずれ量（位相差）２００ｐｓの初期状態を示す。
本実施形態例の補正対象の単位時間あたりの位相差を、
例えば１００ｐｓ／２０００ｐｓとすると、動作ステッ
プ０−１間（１動作ステップ＝２０００ｐｓ）は「観測
時間」となり、動作ステップ１−２間は「切換え時間」
となる。従来方式において、これらの時間ではＶＣＯ３
０９の動作は初期状態のままで、位相差１００ｐｓ／２
０００ｐｓが生じるため、動作ステップ２では位相差は
４００ｐｓとなる。動作ステップ２以降はＶＣＯ３０９
の調整動作が作用するため、−１００ｐｓ／２０００ｐ
ｓずつ補正され、動作ステップ６で補正が完了する。

【００４７】図１１は、本実施形態例における位相差の
時間変化例を示すグラフである。本実施形態例では、従
来方式に対して、ＣＰ駆動能力の切換え処理を起動時の
みに行い、切り換えた状態を固定する。更に、切換え処
理後の実動作に入った直後に、観測及びパルス幅変調に
よる微調整を行う。このため、「観測時間」における位
相ずれ量、及び「切換え時間」における位相ずれ量に対
する調整時間が不要となり、同図に示す動作ステップ１
−２間における通常のＰＬＬ動作時間における調整時間
のみが必要となる。

【００４８】本実施形態例における１回のＰＬＬ動作時
間は例えば２０００ｐｓである。これに対し、上記従来
方式の位相差の時間変化例では、動作ステップ０−１間
における「観測時間＋観測時間内での位相差に対する調
整時間」と、動作ステップ１−２間における「切換え時
間＋切換え時間内での位相差に対する調整時間」とが時
間増となり、１回のＰＬＬ動作時間が２０００ｐｓを大
幅に超えていた。本実施形態例における補正対象の時間
あたりの位相ずれ量は、例えば１００ｐｓ／２０００ｐ
ｓ、ＶＣＯ出力の補正時における単位時間あたりの位相
補正量は−１００ｐｓ／２０００ｐｓである。従って、
図１０及び図１１から分かるように、本実施形態例にお
ける位相補正時間は４ステップ分速くなり、コントロー
ルバイアス信号の補正回数が６ステップの従来方式に比
して１／３となる。このため、ロックに要する時間は従
来の１／３となった。

【００４９】更に、本実施形態例によると、実動作時の
微調整によってコントロールバイアス信号の変動量を無
くすることができるので、ジッタの発生及びロック時間
の増大といった問題が回避できる。また、チャージポン
プ３０６のトランジスタサイズを切り換えたときのコン
トロールバイアス信号のオーバーシュートやアンダーシ
ュート成分、或いは、電源へのノイズ伝搬が発生しな
い。これにより、コントロールバイアス信号に高周波成
分ノイズが重畳する不具合が回避される。また、ＶＣＯ
３０９への電源変動（電源ゆれ）で生じるＶＣＯ３０９
の誤動作による位相ずれ量の調整時間の増加分がなくな
り、これによるロック時間の増大が防止できる。更に、
ＵＰ側及びＤＯＷＮ側のＣＰ駆動能力が、起動時に等し
く且つ過不足なく調整されるので、動作時は微調整のみ
でよくなり、常にコントロールバイアス信号を適正に供
給してロック時間の短縮を図ることができた。

【００５０】図１２は、本実施形態例におけるＣＰ駆動
能力切換えの変形例を示す回路図である。この変形例に
おけるチャージポンプ３０６Ａは、ＵＰ側のPMOSトラン
ジスタ６０３とＤＯＷＮ側のNMOSトランジスタ６０６と
を備える。PMOSトランジスタ６０３は、ゲートに電位可
変ＵＰパルス６０１が接続され、ソースにＶＤＤが接続
され、ドレインが、出力ノード６０７とNMOSトランジス
タ６０６のドレインとに共通接続される。NMOSトランジ
スタ６０６は、ゲートに電位可変ＤＯＷＮパルス６０２
が接続され、ソースが接地されている。この変形例のよ
うに、チャージポンプ３０６Ａを構成する各トランジス
タ６０３及び６０６夫々のゲートに、電位可変ＵＰパル
ス６０１及び電位可変ＤＯＷＮパルス６０２を供給し、
ゲート電位を夫々変化させることによってもＣＰ駆動能
力を変更することができる。

【００５１】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明のＰＬＬ回路は、上記実施形
態例の構成にのみ限定されるものではなく、上記実施形
態例の構成から種々の修正及び変更を施したＰＬＬ回路
も、本発明の範囲に含まれる。

【００５２】

【発明の効果】以上説明したように、本発明のＰＬＬ回
路によると、ジッタの発生やロック時間の増大を解消
し、制御電圧信号に高周波成分のノイズが重畳する問題
を改善することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態例におけるＰＬＬ回路の構
成を示すブロック図である。

【図２】本実施形態例におけるＣＰ駆動能力切換え回路
を含む制御回路を示すブロック図である。

【図３】本実施形態例におけるチャージポンプの構成を
示す回路図である。

【図４】本実施形態例におけるパルス波形変形回路を含
む制御回路を詳細に示すブロック図である。

【図５】本実施形態例のＰＬＬ回路の動作を示すフロー
チャートである。

【図６】本実施形態例のＰＬＬ回路の動作を示すフロー
チャートである。

【図７】本実施形態例のＰＬＬ回路の動作を示すフロー
チャートである。

【図８】本実施形態例のＰＬＬ回路の動作を示すフロー
チャートである。

【図９】本実施形態例のＰＬＬ回路の動作を示すフロー
チャートである。

【図１０】従来の逐次ＣＰ能力切換え方式の位相差の時
間変化例を示すグラフである。

【図１１】本実施形態例における位相差の時間変化例を
示すグラフである。

【図１２】本発明の変形例を示す回路図である。

【図１３】従来のＰＬＬ回路を示すブロック図である。

【図１４】従来のＰＬＬ回路におけるチャージポンプの
構成を示す回路図である。

【図１５】従来のＰＬＬ回路の動作を示すフローチャー
トである。

【符号の説明】

３０１：位相比較回路３０２：パルス波形変形回路３０３：パルス波形選択回路３０４：パルスカウンタ３０５：ＣＰ駆動能力切換え回路３０６：チャージポンプ３０７：観測用基準パルス発生回路３０８：ローパスフィルタ３０９：電圧制御発振回路３１０：基準クロック３１１：出力クロック４０１、４０２：カウンタ４０３、４０４：セレクタ４０５ａ〜４０５ｄ：ＡＮＤゲート４１２：ＵＰパルス４１３：ＤＯＷＮパルス４３０：PMOSトランジスタ４３１：NMOSトランジスタ４３０３ａ〜４３０３ｃ：ＵＰ側トランジスタ４３１３ａ〜４３１３ｃ：ＤＯＷＮ側トランジスタ４０６１〜４０８１：ラッチ回路４０９１〜４１１１：ラッチ回路Ａ〜Ｃ、ａ〜ｃ：切換え信号

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平９−214338（ＪＰ，Ａ) 特開平10−65531（ＪＰ，Ａ) 特開平７−106959（ＪＰ，Ａ) 実開平２−16621（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03L 7/06 - 7/14

Claims

(57)【特許請求の範囲】

【請求項１】基準周波数を有する基準クロックと前記
基準周波数から生成される同期信号とを比較する位相比
較回路と、該位相比較回路からの第１及び第２の位相差
信号に応答して上昇電圧信号及び下降電圧信号を出力す
ることによって前記同期信号の出力ノードに対する電流
の流入及び流出を制御するチャージポンプとを備えるＰ
ＬＬ回路において、前記チャージポンプが、前記第１及び第２の位相差信号
の夫々が各ゲートに入力される第１導電型トランジスタ
及び第２導電型トランジスタと、前記第１及び第２導電
型トランジスタへの電流量を夫々制御する上昇側及び下
降側電流供給部とを備えており、前記ＰＬＬ回路は、電源が投入された起動時に前記上昇
側及び下降側電流供給部による前記第１及び第２導電型
トランジスタへの各供給電流値の調整を完了させ、次い
で、前記基準クロックと前記同期信号との位相差に対応
して前記上昇又は下降電圧信号のパルス幅を制御するこ
とで前記第１及び第２の位相差信号を夫々制御すること
を特徴とするＰＬＬ回路。
【請求項２】前記第１及び第２導電型トランジスタが
夫々、PMOSトランジスタ及びNMOSトランジスタから成
り、前記上昇側電流供給部は、前記PMOSトランジスタの
ソースに各ドレインが共通接続された複数の別のPMOSト
ランジスタから成り、前記下降側電流供給部は、前記NM
OSトランジスタのソースに各ドレインが共通接続された
複数の別のNMOSトランジスタから成り、前記供給電流値の固定処理は、前記上昇側及び下降側電
流供給部におけるPMOSトランジスタ及びNMOSトランジス
タを選択することによって実行されることを特徴とする
請求項１に記載のＰＬＬ回路。
【請求項３】前記起動時に、前記同期信号の所定パル
ス数を計測して基準値として保持してから前記第１及び
第２の位相差信号に夫々第１及び第２の観測用パルスを
出力し、前記第１及び第２の観測用パルスの出力後にお
ける前記同期信号のパルス数を前記基準値の計測時と同
じ時間で計測し、前記同期信号の前記基準値に対するパ
ルス数の差に対応して、前記上昇側及び下降側電流供給
部における前記別のPMOSトランジスタ及び別のNMOSトラ
ンジスタの内から制御すべきトランジスタを夫々選択し
て、前記上昇側及び下降側電流供給部双方への供給電流
値を定めることを特徴とする請求項２に記載のＰＬＬ回
路。
【請求項４】前記上昇電圧信号が停止して前記下降電
圧信号が開始され又は前記下降電圧信号が停止して前記
上昇電圧信号が開始される信号切換えが発生してからの
前記位相比較回路の出力パルスのパルス幅に基づいて電
圧制御発振回路の動作状態を判定し、該判定に従って前
記上昇又は下降電圧信号のパルス幅を制御することを特
徴とする請求項１乃至３の内の何れか１項に記載のＰＬ
Ｌ回路。