CN108305584A - 驱动电路 - Google Patents

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Abstract

提供一种驱动电路，能够抑制随着晶体管导通时间的经过而引起的电流驱动能力下降。驱动电路(40)是具有输出端子out的驱动电路，驱动电路(40)具备缓冲电路(42)，该缓冲电路(42)包括在电源(电源电位Vdd或者Vss)与输出端子out之间并联连接的第一晶体管(T1或者T2)、以及第二晶体管(T7或者T8)，第一晶体管(T1或者T2)以及第二晶体管(T7或者T8)被控制成在同时导通之后，使第二晶体管(T7或者T8)的截止比第一晶体管(T1或者T2)早。

Description

驱动电路
技术领域
本发明涉及驱动电路，尤其涉及适合对像素电路进行驱动的驱动电路。
背景技术
由有机电致发光(Electro-Luminescence)元件等发光元件构成的像素电路，以行为单位，从驱动电路被提供选择信号以及电源电压信号等，选择信号是用于向各个像素写入影像信号的信号，电源电压信号是用于提供施加到各个像素中的驱动晶体管的电源电压的信号。在构成驱动电路的输出级的缓冲电路中，为了给像素提供在瞬变(transient)时(信号波形的上升沿以及下降沿)没有迟钝(roundness)的脉冲，提出了采用电流驱动能力高的晶体管等的方法(例如，参考专利文献1)。
在专利文献1的驱动电路中，连接单一信道的一组晶体管的漏极和源极，设置在正侧电源以及负侧电源之间，并将这些一组晶体管，由信号电平互补地变化的驱动信号来驱动。从而防止输出信号的瞬变时的迟钝。
(现有技术文献)
(专利文献)
专利文献1∶日本特开2005-189680号公报
然而，通常晶体管持续导通时，如图11所示，阈值电压Vth向高的一方移动(本图中移动了移位量ΔVth)，晶体管的电流驱动能力降低。因此，缓冲电路的动作经过一定时间后，从缓冲电路提供到像素电路的输出信号，如图12所示，发生瞬变时的迟钝。例如，从缓冲电路提供到像素的电源电压信号的边沿迟钝，则像素中的驱动晶体管的校正阈值电压的期间(阈值校正动作期间)减少等，不能确保像素中的正常处理。其结果，在显示画面出现闪烁或者点灯不良等产生坏影响。
发明内容
于是，本发明鉴于这样的问题点，其目的在于提供一种驱动电路，能够抑制随着晶体管导通时间的经过而产生的电流驱动能力的下降。
为了达到上述目的，本发明的一个形态涉及的驱动电路，具有输出端子，所述驱动电路具备包括第一晶体管以及第二晶体管的缓冲电路，该第一晶体管以及第二晶体管在电源与所述输出端子之间并联连接，所述第一晶体管以及所述第二晶体管被控制成，在同时导通之后，使所述第二晶体管的截止比所述第一晶体管早。
在此，所述第二晶体管可以具有比所述第一晶体管大的电流驱动能力。
此外，可以是所述驱动电路具备多级所述缓冲电路，所述驱动电路具备与所述多级缓冲电路分别对应的多级传输电路，包括在第N级所述缓冲电路的所述第一晶体管，根据从第N级所述传输电路输出的第一控制信号的上升以及下降的一方成为导通，包括在所述第N级所述缓冲电路的所述第二晶体管，根据从所述第N级所述传输电路输出的第一控制信号的上升以及下降的一方成为导通，并且根据另一方成为截止。
此外，可以是所述驱动电路具备多级所述缓冲电路，所述驱动电路具备与所述多级缓冲电路分别对应的多级传输电路，包括在第N级所述缓冲电路的所述第二晶体管，根据从第N级所述传输电路输出的第一控制信号、和第N+1级以后的所述传输电路输出的第二控制信号，成为导通以及截止。
此外，可以是包括在所述第N级所述缓冲电路的所述第二晶体管，根据从所述第N级所述传输电路输出的第一控制信号、和所述第N+1级的所述传输电路输出的第二控制信号，成为导通以及截止。
此外，可以是所述缓冲电路还包括辅助晶体管，该辅助晶体管在从所述输出端子输出的电压有变化时，维持所述第二晶体管的截止。
此外，可以是所述驱动电路，经由所述输出端子，向由多个像素构成的像素电路提供驱动信号，所述驱动信号的上升或者下降表示，针对所述多个像素中的至少一个像素的特定的处理的开始定时或者结束定时。
此外，可以是一种驱动电路，从输出端子输出表示导通电位和截止电位的驱动信号，所述驱动电路具备导通电位输出保持部以及导通电位输出部，所述导通电位输出保持部以及所述导通电位输出部在第一电源与所述输出端子之间并联连接，使所述第一电源与所述输出端子接通或者非接通，所述导通电位输出保持部，使所述第一电源与所述输出端子之间持续接通，从而向所述输出端子输出导通电位并保持该导通电位，所述导通电位输出部，在所述导通电位输出保持部向所述输出端子输出导通电位的时刻开始，使所述第一电源与所述输出端子之间的接通保持一定期间，从而向所述输出端子输出导通电位。
此外，可以是驱动电路还具备截止电位输出保持部以及截止电位输出部，所述截止电位输出保持部以及所述截止电位输出部在第二电源与所述输出端子之间并联连接，使所述第二电源与所述输出端子接通或者非接通，所述截止电位输出保持部，使所述第二电源与所述输出端子之间持续接通，从而向所述输出端子输出截止电位并保持该截止电位，所述截止电位输出部，在所述截止电位输出保持部向所述输出端子输出截止电位的时刻开始，使所述第二电源与所述输出端子之间的接通保持一定期间，从而向所述输出端子输出截止电位。
通过本发明，能够提供一种驱动电路，该驱动电路能够抑制随着晶体管导通时间的经过而产生的电流驱动能力的下降。
附图说明
图1是表示实施方式涉及的显示面板的电路的方框图。
图2是表示图1所示的像素的详细电路的一例的图。
图3是表示图1所示的驱动电路的详细构成的方框图。
图4A是表示图3所示的缓冲电路的详细电路图。
图4B是表示图4A所示的缓冲电路的功能方框图。
图5是表示实施方式涉及的驱动电路具备的缓冲电路的动作的定时图。
图6A是表示在图5的期间t1的缓冲电路的动作状态的图。
图6B是表示在图5的期间t2的缓冲电路的动作状态的图。
图6C是表示在图5的期间t3的缓冲电路的动作状态的图。
图6D是表示在图5的期间t4的缓冲电路的动作状态的图。
图6E是表示在图5的期间t5的缓冲电路的动作状态的图。
图7是实施方式的第一变形例涉及的缓冲电路的电路图。
图8是表示实施方式的第一变形例涉及的缓冲电路的动作的定时图。
图9是实施方式的第二变形例涉及的缓冲电路的电路图。
图10是表示实施方式的第二变形例涉及的缓冲电路的动作的定时图。
图11是表示以往的驱动电路中的晶体管的阈值电压移动的样子的图。
图12是表示以往的驱动电路的输出信号中的瞬变时的迟钝的图。
符号说明
10 显示面板
20 像素电路
21a～21d，22a～22d，23a～23d，24a～24d 像素
30 水平选择器
40 驱动电路
40a 驱动扫描(Drive Scan)电路
40b 写入扫描(Write Scan)电路
41，41a～41d 传输电路
42，42a～42d，52，53 缓冲电路
43 导通电位输出保持部
44 导通电位输出部
45 截止电位输出保持部
46 截止电位输出部
T1～T14，T21，T22 晶体管
C1～C4，C21 电容器
D21 发光元件
out 输出端子
sp 起始脉冲信号
ck 时钟信号
Vsig/Vofs 输入信号
Vcc/Vss 电源电压信号
Sel 选择信号
Vdd，Vdd2，Vdd3 电源电位(正侧电源)
Vss 基准电位(负侧电源)
st，st2，ed，ed2 脉冲信号
具体实施方式
下面利用附图来详细说明本发明的实施方式。另外，下面说明的实施方式都是示出本发明的优选的一个具体例子。以下的实施方式中示出的数值、形状、材料、构成要素、构成要素的配置位置以及连接形式、信号的定时等，都是本发明的一个例子，主旨不是限制本发明。从而，在以下实施方式的构成要素中，表示本发明的最上位概念的方案中没有记载的构成要素，作为构成优先的方案的任意的构成要素来说明。并且，各个图并非是严谨的图示。此外，对于各个图中实质上相同的构成赋予相同的符号，并省略或简化重复说明。
(实施方式)
图1是表示实施方式涉及的显示面板10的电路(在此是有源矩阵式有机电致发光电路)的方框图。显示面板10是用作电视机或平板电脑终端等的显示器的有机电致发光面板，具备像素电路20、水平选择器30、以及驱动电路40。另外，在本实施方式，构成显示面板10的晶体管，为了实现低成本化，不使用LTPS(低温多晶硅)-TFT(Thin Film Transistor)，而是使用过程简略化的aSi(非晶硅)-TFT或者氧化物TFT。
像素电路20，由设置为二维状的发光用的像素21a～21c以及22a～22c来构成。
水平选择器30，针对构成像素电路20的像素21a～22c，按每个列，提供影像信号Vsig以及偏移信号Vofs等的输入信号。
驱动电路40是向像素电路20提供驱动信号(以下将来自驱动电路的输出信号称为“驱动信号”)的垂直扫描电路，该驱动电路40由提供驱动信号之一的电源电压信号(Vcc/Vss)的驱动扫描(Drive Scan)电路40a、以及提供驱动信号之一的选择信号Sel的写入扫描(Write Scan)电路40b来构成。另外驱动扫描电路40a以及写入扫描电路40b，都具有以时钟信号ck以及起始脉冲信号sp为输入来动作的移位寄存器的构成，分别是驱动电路的一例。
图2是表示图1所示的像素21a～21c以及22a～22c的详细电路的一例的图。在这里，表示了一个像素的详细电路。像素21a～21c以及22a～22c分别由晶体管T21以及晶体管T22、电容器C21以及发光元件D21构成。
晶体管T21是开关用的NchMOS晶体管，该晶体管根据输入到栅极的来自写入扫描电路40b的选择信号Sel进行控制，使从水平选择器30输出的输入信号(Vsig/Vofs)写入到电容器C21。
电容器C21，保持晶体管T22的阈值电压，或者保持经由晶体管T21被写入的输入信号(Vsig/Vofs)。
发光元件D21，是被连接在晶体管T22的源极与基准电位(阴极电位Vcat)之间的有机EL元件。
晶体管T22是驱动用NchMOS晶体管，从驱动扫描电路40a输出的电源电压信号(Vcc/Vss)施加到漏极，依存栅极和源极之间的电压(换言之，电容器C21的两端电压)，使电流流向漏极和源极之间，从而向发光元件D21施加电流。
图3是图1所示的驱动电路40的详细构成的方框图。另外，图1表示的构成驱动电路40的驱动扫描电路40a以及写入扫描电路40b，在不同的定时输出驱动信号，除了该定时不同之外，具有相同的电路的功能以及构成。因而，在图3的驱动电路40，图1表示的驱动扫描电路40a以及写入扫描电路40b中，作为代表仅表示了其中一方的构成(换言之，多级电路的构成)。
如该图所示，驱动电路40具备：多级缓冲电路42a～42d(将这些统称为缓冲电路42)、以及与多级缓冲电路42a～42d的各自对应(换言之连接)的多级传输电路41a～41d(将这些统称为传输电路41)。
传输电路41，构成将起始脉冲信号sp作为输入，与时钟信号ck同步地动作的移位寄存器，向与各级传输电路41a～41d对应的各级缓冲电路42a～42d输出脉冲信号。
缓冲电路42由各级缓冲电路42a～42d来构成，在本实施方式，各级缓冲电路42a～42d根据从相同级的传输电路输出的脉冲信号，向像素电路20输出驱动信号(电源电压信号Vcc/Vss以及选择信号Sel)。
像素电路20由被设置为二维状的发光用的像素21a～21d、22a～22d、23a～23d以及24a～24d来构成。同一行的像素21a～21d、22a～22d、23a～23d以及24a～24d分别由来自对应的缓冲电路42a～42d的驱动信号所驱动，从而发光。
图4A是表示图3所示的缓冲电路42a～42d的详细电路图。另外，缓冲电路42a～42d均具有相同的电路构成，所以在该图中表示了一个缓冲电路的电路图(以下作为代表称为缓冲电路42a)。
缓冲电路42a是根据同级的传输电路41a输出的脉冲信号st以及ed，从输出端子out输出驱动信号的电路，具备8个晶体管T1～T8，2个电容器C1以及C2。8个晶体管T1～T8均为NchMOS晶体管。
晶体管T1是被连接在电源(电源电位Vdd)与输出端子out之间的第一晶体管的一例，向输出端子out提供电源电位Vdd。
晶体管T7是被连接在电源(电源电位Vdd)与输出端子out之间的第二晶体管的一例，向输出端子out提供电源电位Vdd。换言之，晶体管T1以及T7，在电源(电源电位Vdd)与输出端子out之间并联连接。晶体管T7，具有比晶体管T1大的电流驱动能力。例如，晶体管T7，比晶体管T1，尺寸(换言之栅极宽度)大。
晶体管T2是被连接在电源(基准电位Vss)与输出端子out之间的第一晶体管的一例，向输出端子out提供电源电位Vss。
晶体管T8是被连接在电源(基准电位Vss)与输出端子out之间的第二晶体管的一例，向输出端子out提供基准电位Vss。换言之，晶体管T2以及T8，在电源(基准电位Vss)与输出端子out之间并联连接。晶体管T8，具有比晶体管T2大的电流驱动能力。例如，晶体管T8，比晶体管T2，尺寸(换言之，栅极宽度)大。
晶体管T3，被连接在电源(电源电位Vdd2)与晶体管T1的栅极之间，根据从同级的传输电路41a输出的脉冲信号st，将电源电位Vdd2提供给晶体管T1的栅极。
晶体管T4，被连接在晶体管T1与栅极电源(基准电位Vss)之间，根据从同级的传输电路41a输出的脉冲信号ed，向晶体管T1的栅极提供基准电位Vss。
晶体管T5，被连接在电源(电源电位Vdd3)与晶体管T2的栅极之间，根据从同级的传输电路41a输出的脉冲信号ed，将电源电位Vdd3提供给晶体管T2的栅极。
晶体管T6，被连接在晶体管T2的栅极与电源(基准电位Vss)之间，根据从同级的传输电路41a输出的脉冲信号st，向晶体管T2的栅极提供基准电位Vss。
电容器C1，被连接在电源(电源电位Vdd2)与晶体管T1的栅极之间，用于保持晶体管T1的栅极的电位。
电容器C2，被连接在晶体管T2的栅极与电源(基准电位Vss)之间，用于保持晶体管T2的栅极的电位。
图4B是表示图4A所示的缓冲电路42a～42d的功能方框图。缓冲电路42a～42d分别是从输出端子out输出表示导通电位(Vdd)和截止电位(Vss)的驱动信号的电路，具备导通电位输出保持部43、导通电位输出部44，截止电位输出保持部45以及截止电位输出部46。
导通电位输出保持部43以及导通电位输出部44，在第一电源(电源电位Vdd)与输出端子out之间并联连接，是使第一电源(电源电位Vdd)与输出端子out接通或者非接通的电路。
导通电位输出保持部43相当于由图4A中的晶体管T1、T3、T4以及电容器C1构成的电路，根据同级的传输电路41a输出的脉冲信号st以及ed，持续接通第一电源(电源电位Vdd)与输出端子out之间，从而向输出端子out输出导通电位并保持该导通电位。
导通电位输出部44相当于图4A中的晶体管T7，根据同级的传输电路41a输出的脉冲信号st，在导通电位输出保持部43向输出端子out输出导通电位的时刻开始，使第一电源(电源电位Vdd)与电压输出端子out之间的接通保持一定期间，从而向输出端子out输出导通电位。
截止电位输出保持部45以及截止电位输出部46，在第二电源(基准电位Vss)与输出端子out之间并联连接，是使第二电源(基准电位Vss)与输出端子out接通或者非接通的电路。
截止电位输出保持部45，相当于图4A中的晶体管T2、T5、T6以及电容器C2构成的电路，根据同级的传输电路41a输出的脉冲信号st以及ed，使第二电源(基准电位Vss)与输出端子out之间持续接通，从而向输出端子out输出截止电位并保持该截止电位。
截止电位输出部46，相当于图4A中的晶体管T8，根据同级的传输电路41a输出的脉冲信号ed，在截止电位输出保持部45向输出端子out输出截止电位的时刻开始，使第二电源(基准电位Vss)与输出端子out之间的接通保持一定期间，从而向输出端子out输出截止电位。
下面说明如上所述构成的本实施方式涉及的显示面板10的驱动电路40的动作。
图5是表示本实施方式涉及的驱动电路40具备的缓冲电路42a～42d的动作的定时图。图5的(a)～(g)，分别表示从同级的传输电路输出的脉冲信号st、从同级的传输电路输出的脉冲信号ed、晶体管T1的导通/截止状态、晶体管T7的导通/截止状态、晶体管T2的导通/截止状态、晶体管T8的导通/截止状态，从输出端子out输出的驱动信号。另外，各个信号的High相当于电源电位(Vdd/Vdd2/Vdd3)，Low相当于基准电位Vss。
图6A～图6E分别表示图5中的期间t1～t5的缓冲电路42a～42d的动作状态(换言之，各个晶体管的导通/截止状态)的图。
(1)期间t1
在期间t1，脉冲信号st以及ed都是Low，所以如图6A所示晶体管T3～T6、T7以及T8均为截止。晶体管T1因为栅极由电容器C1维持紧之前的Low状态(参考图6D，图6E)，所以成为截止。晶体管T2因为栅极由电容器C2维持紧之前的High状态(参考图6D，图6E)，所以成为导通。
因此，在这个期间t1，决定输出端子out的状态的4个晶体管T1、T2、T7以及T8中，只有晶体管T2是导通的，所以输出端子out成为Low。
(2)期间t2
在期间t2，脉冲信号st变为High，如图6B表示，输入脉冲信号st的晶体管T3，T6以及T7成为导通。其结果晶体管T7成为导通，所以将电源电位Vdd提供到输出端子out。此外，晶体管T1，在其栅极经由晶体管T3被施加电源电位Vdd2，成为导通，所以将电源电位Vdd提供给输出端子out。从而在该期间t2，决定输出端子out的状态的4个晶体管T1、T2、T7以及T8中，晶体管T1以及T7成为导通，输出端子out变为High。
这样，在期间t2，决定输出端子out的状态的4个晶体管T1、T2、T7以及T8中2个晶体管T1以及T7导通，所以比起只有晶体管T1导通的情况，能够发挥大的电流驱动能力。其结果，能够抑制随着晶体管导通时间的经过而产生的电流驱动能力的下降，能够从驱动电路40输出抑制了瞬变时的迟钝、具有尖锐的上升沿的波形的驱动信号。
(3)期间t3
在期间t3，脉冲信号st变为Low，如图6C所示，输入脉冲信号st的晶体管T3～T6、T7以及T8均成为截止。然而，电容器C1保持紧之前的期间t2的状态(High)，晶体管T1的栅极成为被施加了电源电位Vdd2的状态，所以晶体管T1维持导通。此外，电容器C2保持紧之前的期间t2的状态(Low)，晶体管T2的栅极成为被施加了基准电位Vss的状态，所以晶体管T2维持截止。从而，在这个期间t3，决定输出端子out的状态的4个晶体管T1、T2、T7以及T8中，只有晶体管T1成为导通，输出端子out，维持High的状态。
这样，在期间t3，输出端子out维持High的状态，但是在紧之前的期间t2中是导通的晶体管T7成为截止，所以能够抑制晶体管T7的导通时间变长，能够抑制随着导通时间的经过而产生的晶体管T7的电流驱动能力(进而，驱动电路40的电流驱动能力)的下降。
(4)期间t4
在期间t4，脉冲信号ed变为High，所以如图6D表示，输入脉冲信号ed的晶体管T4、T5以及T8成为导通。其结果，晶体管T1，在其栅极经由晶体管T4被施加基准电位Vss，成为截止。此外，晶体管T8成为导通，所以将基准电位Vss提供到输出端子out。此外，晶体管T2，在其栅极经由晶体管T5被施加电源电位Vdd3，成为导通，所以将基准电位Vss提供给输出端子out。从而，在这个期间t4，决定输出端子out的状态的4个晶体管T1、T2、T7以及T8中，晶体管T2以及T8成为导通，输出端子out变为Low。
这样，在期间t4，决定输出端子out的状态的4个晶体管T1、T2、T7以及T8中的两个晶体管T2以及T8成为导通，所以比起只有晶体管T2导通的情况，发挥大的电流驱动能力。其结果，能够抑制随着晶体管的导通时间经过而产生的电流驱动能力的下降，能够从驱动电路40输出抑制了瞬变时的迟钝、具有尖锐的下降沿的波形的驱动信号。
(5)期间t5
在期间t5，脉冲信号ed变为Low，所以图6E所示，输入脉冲信号ed的晶体管T4、T5以及T8均成为截止。然而电容器C1保持为紧之前的期间t4的状态(Low)，晶体管T1的栅极成为被施加基准电位Vss的状态，所以晶体管T1维持截止。此外，电容器C2保持紧之前的期间t4的状态(High)，晶体管T2的栅极成为被施加了电源电位Vdd3的状态，晶体管T2维持导通。从而在这个期间t5，决定输出端子out的状态的4个晶体管T1、T2、T7以及T8中，只有晶体管T2成为导通，输出端子out维持Low。
这样，在期间t5，输出端子out维持Low，在紧之前的期间t4是导通的晶体管T8成为截止，所以能够抑制晶体管T8的导通时间变长，能够抑制随着导通时间的经过而引起的晶体管T8的电流驱动能力(进而，驱动电路40的电流驱动能力)的下降。
如上所述，在本实施方式涉及的缓冲电路42a～42d，脉冲信号st从Low变为High时，晶体管T1以及T7成为导通，脉冲信号st从High变为Low时，晶体管T7成为截止。同样脉冲信号ed从Low变为High时，晶体管T2以及T8成为导通，脉冲信号ed从High变为Low时，晶体管T8成为截止。换言之，输出端子out从Low变为High、以及从High变为Low时，通过与电源连接的并联连接的晶体管T1以及T7、和晶体管T2以及T8输出脉冲(驱动信号)，之后，通过晶体管T1以及T2保持输出电位。换言之，可以说在输出端子out的级别切换时，晶体管T1以及T2的电流驱动能力，通过晶体管T7以及T8疑似地提高。
此外，晶体管T7以及T8的栅极分别被输入脉冲信号st以及ed，该导通期间是脉冲信号st以及ed的宽度，比晶体管T1以及T2的导通期间短。因此，晶体管T7以及T8的阈值电压的移位量ΔVth，比晶体管T1以及T2小。在这里晶体管T7以及T8的电流驱动能力分别比晶体管T1以及T2高，所以在驱动信号变化时的缓冲电路42a～42d的电流驱动能力不会很大地下降。其结果能够抑制驱动信号的迟钝引起的画质不良的发生。
如上所述，本实施方式涉及的驱动电路40是具有输出端子out的驱动电路，驱动电路40具备缓冲电路42，该缓冲电路42包括在电源(电源电位Vdd或者Vss)与输出端子out之间并联连接的第一晶体管(T1或者T2)、以及第二晶体管(T7或者T8)，第一晶体管(T1或者T2)以及第二晶体管(T7或者T8)被控制成在同时导通之后，使第二晶体管(T7或者T8)的截止比第一晶体管(T1或者T2)早。
从而，在瞬变时第一晶体管(T1或者T2)以及第二晶体管(T7或者T8)同时导通，作为缓冲电路42的电流驱动能力变得很大，所以比起只有1个晶体管导通的以往的驱动电路，能够抑制随着晶体管的导通时间经过而引起的电流驱动能力的下降。从而，从驱动电路40输出抑制了瞬变时的迟钝的具有尖锐边沿的波形的信号，该信号提供到像素电路20的情况下，能够抑制因为阈值校正动作期间减少等引起的显示画面的闪烁和点灯不良的坏影响。
进而，在第一晶体管(T1或者T2)以及第二晶体管(T7或者T8)同时导通之后，第二晶体管(T7或者T8)的截止比第一晶体管(T1或者T2)早，所以对于在以往的驱动电路追加的第二晶体管(T7或者T8)进行抑制，使其导通时间不像第一晶体管(T1或者T2)的导通时间一样长，能够抑制随着导通时间的经过而引起的电流驱动能力下降。
此外，第二晶体管(T7或者T8)具有比第一晶体管(T1或者T2)大的电流驱动能力。
因此，比起持续导通的第一晶体管(T1或者T2)，只在输出信号的状态变化时成为导通的第二晶体管(T7或者T8)的电流驱动能力大，所以能够抑制在输出信号的状态变化时，缓冲电路42的电流驱动能力大幅度降低。从而，驱动电路40输出的输出信号，成为被抑制了瞬变时的迟钝的、具有尖锐边沿的波形的信号。
此外，驱动电路40，具备多级缓冲电路42a～42d，驱动电路40具备，与多级缓冲电路42a～42d分别对应的多级传输电路41a～41d，第N级缓冲电路中包括的第一晶体管(T1或者T2)，根据从第N级传输电路输出的第一控制信号(脉冲信号st或者ed)的上升以及下降的一方成为导通，第N级缓冲电路中包括的第二晶体管(T7或者T8)，根据从第N级传输电路输出的第一控制信号(脉冲信号st或者ed)的上升以及下降的一方成为导通，根据另一方成为截止。
因此，针对第N级缓冲电路中包括的第一晶体管(T1或者T2)以及第二晶体管(T7或者T8)，均根据从同级传输电路输出的第一控制信号(脉冲信号st或者ed)成为导通以及/或截止，所以驱动电路40的电路结构比较简单，作为像素电路的驱动电路40来使用的情况下，能够实现极窄边框。
此外，驱动电路40经由输出端子out，向由多个像素构成的像素电路20提供驱动信号，驱动信号的上升或者下降，表示针对多个像素中至少一个像素的特定的处理(例如阈值校正)的开始定时或者结束定时。
因此，将从驱动电路40输出的、抑制了瞬变时的迟钝的具有尖锐边沿的波形的驱动信号，提供给像素电路20，能够抑制瞬变时的迟钝引起的画质不良的发生。
此外，本实施方式涉及的驱动电路40是从输出端子out输出表示导通电位和截止电位的驱动信号的电路，该驱动电路40具备导通电位输出保持部43以及导通电位输出部44，该导通电位输出保持部43以及导通电位输出部44在第一电源(电源电位Vdd)与输出端子out之间并联连接，使第一电源(电源电位Vdd)与输出端子out接通或者非接通，导通电位输出保持部43，使第一电源(电源电位Vdd)与输出端子out之间持续接通，从而向输出端子out输出导通电位并保持该导通电位，导通电位输出部44，在导通电位输出保持部43向输出端子out输出导通电位的时刻开始，使第一电源(电源电位Vdd)与输出端子out之间的接通保持一定期间，从而向输出端子out输出导通电位。
因此，导通电位输出保持部43以及导通电位输出部44同时成为导通，从而输出导通电位，使作为驱动电路40的电流驱动能力变大，所以比起只有一个导通电位输出保持部43输出导通电位的以往的驱动电路，能够抑制随着晶体管导通时间的经过而引起的电流驱动能力的下降。从而，从驱动电路40输出抑制了瞬变时的迟钝的具有尖锐边沿的波形的信号，该信号提供到像素电路的情况下，能够抑制在阈值校正动作期间减少等而引起的显示画面闪烁或点灯不良的坏影响。
进而，导通电位输出部44，在从导通电位输出保持部43向输出端子out输出导通电位的时刻开始，接通保持一定期间，从而向输出端子out输出导通电位，所以关于在以往的驱动电路追加的导通电位输出部44，能够抑制如导通电位输出保持部43一样导通时间变得很长，能够抑制随着晶体管导通时间的经过而引起的电流驱动能力的下降。
此外，驱动电路40具备截止电位输出保持部45以及截止电位输出部46，在第二电源(基准电位Vss)与输出端子out之间并联连接、使第二电源(基准电位Vss)与输出端子out接通或者非接通，截止电位输出保持部45，使第二电源(基准电位Vss)与输出端子out之间持续接通，从而向输出端子out输出截止电位并保持该截止电位，截止电位输出部46，在截止电位输出保持部45向输出端子out输出截止电位的时刻开始，使第二电源(基准电位Vss)与输出端子out之间的接通保持一定期间，从而向输出端子out输出截止电位。
因此，截止电位输出保持部45以及截止电位输出部46同时成为导通，从而输出截止电位，使作为驱动电路40的电流驱动能力变大，所以比起只有一个截止电位输出保持部45输出截止电位的以往的驱动电路，能够抑制随着晶体管导通时间的经过而引起的电流驱动能力下降。从而，从驱动电路40输出抑制了瞬变时的迟钝的具有尖锐边沿的波形的信号，该信号提供到像素电路的情况下，能够抑制在阈值校正动作期间减少等而引起的显示画面闪烁或点灯不良的坏影响。
进而，截止电位输出部46，在从截止电位输出保持部45向输出端子out输出截止电位的时刻开始，接通保持一定期间，从而向输出端子out输出截止电位，所以关于在以往的驱动电路追加的截止电位输出部46，能够抑制如截止电位输出保持部45一样截止时间变得很长，能够抑制随着晶体管导通时间的经过而引起的电流驱动能力的下降。
(第一变形例)
下面，对所述实施方式的第一变形例涉及的驱动电路进行说明。本变形例涉及的驱动电路，具备与所述实施方式涉及的驱动电路40相同的基本构成(传输电路以及缓冲电路)，但是缓冲电路的详细构成与所述实施方式不同。
图7是实施方式的第一变形例涉及的缓冲电路52的电路图。该缓冲电路52，相对于图4A表示的实施方式涉及的缓冲电路42a～42d，具备追加了4个晶体管T9～T12和2个电容器C3以及C4的构成。
晶体管T9，被连接在电源(电源电位Vdd2)与晶体管T7的栅极(A点)之间，根据从同级的传输电路输出的脉冲信号st，将电源电位Vdd2提供给晶体管T7的栅极。
晶体管T10，被连接在晶体管T7的栅极与电源(基准电位Vss)之间，根据从下级以后的传输电路输出的脉冲信号st2，向晶体管T7的栅极提供基准电位Vss。另外，脉冲信号st2是比缓冲电路52位于后级(例如下一级)的传输电路输出的脉冲信号，具有比脉冲信号st晚的定时的脉冲波形。
晶体管T11，被连接在电源(电源电位Vdd3)与晶体管T8的栅极(B点)之间，根据从同级的传输电路输出的脉冲信号ed，将电源电位Vdd3提供给晶体管T8的栅极。
晶体管T12，被连接在晶体管T8的栅极与电源(基准电位Vss)之间，根据从下级以后的传输电路输出的脉冲信号ed2，向晶体管T8的栅极提供基准电位Vss。另外，脉冲信号ed2是从缓冲电路52的后级(例如下一级)的传输电路输出的脉冲信号，具有比脉冲信号ed晚的定时的脉冲波形。
电容器C3，被连接在电源(电源电位Vdd2)与晶体管T7的栅极之间，用于保持晶体管T7的栅极的电位。
电容器C4，被连接在晶体管T8的栅极与电源(基准电位Vss)之间，用于保持晶体管T8的栅极的电位。
本变形例的构成，与所述实施方式不同，来自传输电路的脉冲信号(st，ed等)不直接输入到晶体管T7以及T8的栅极，而是在晶体管T9～T12被驱动的输出信号被输入。这是因为晶体管T7以及T8，为了具有大的电流驱动能力(换言之、大的栅极宽度)，被设计为大的尺寸，所以输入电容(换言之，栅极的寄生电容)大。因此，向晶体管T7以及T8的栅极直接输入脉冲信号的构成，会使脉冲信号的波形变钝，因为该迟钝晶体管T7以及T8的导通定时在每个级不同，输出波形有可能产生异常。于是设为如下构成，向可以设为小尺寸的晶体管T9～T12输入脉冲信号，在晶体管T9～T12驱动的输出信号输入到晶体管T7以及T8的栅极。因此，能够抑制直接向晶体管T7以及T8的栅极输入脉冲信号而导致的脉冲信号的波形的迟钝。
另外，本图表示的缓冲电路52，在功能上具备与所述实施方式中的图4B表示的功能块相同的构成。在本变形例中，导通电位输出部44相当于在晶体管T7追加了晶体管T9以及T10和电容器C3的电路。此外，截止电位输出部46相当于在晶体管T8追加了晶体管T11以及T12和电容器C4的电路。
图8是表示本变形例涉及的缓冲电路52的动作的定时图。图8的(a)～(k)分别表示从同级的传输电路输出的脉冲信号st、从后级的传输电路输出的脉冲信号st2、从同级的传输电路输出的脉冲信号ed、从后级的传输电路输出的脉冲信号ed2、图7中的A点的电位、图7中的B点的电位、晶体管T1的导通/截止状态、晶体管T7的导通/截止状态、晶体管T2的导通/截止状态、晶体管T8的导通/截止状态、从输出端子out输出的驱动信号。
与图5的定时图比较就知道，与所述实施方式涉及的缓冲电路42a～42d的动作不同之处是，晶体管T7以及T8的动作。
关注晶体管T7的栅极(图7的A点)，根据脉冲信号st晶体管T9成为导通，从而A点变为High(电源电位Vdd2)，晶体管T7成为导通，之后，即使晶体管T9截止，因为电容器C3，A点持续High的状态，之后根据脉冲信号st2，晶体管T10成为导通，A点变为Low(基准电位Vss)，晶体管T7成为截止。
另一方面，关注晶体管T8的栅极(图7的B点)，根据脉冲信号ed，晶体管T11成为导通，B点变为High(电源电位Vdd3)，晶体管T8成为导通，之后，即使晶体管T11截止，因为电容器C4，B点维持High的状态，之后，根据脉冲信号ed2，晶体管T12成为导通，从而B点变为Low(基准电位Vss)，晶体管T8成为截止。
如上所述，本变形例涉及的驱动电路与所述实施方式同样，具备缓冲电路52，该缓冲电路52包括在电源(电源电位Vdd或者Vss)与输出端子out之间并联连接的第一晶体管(T1或者T2)、以及第二晶体管(T7或者T8)，第一晶体管(T1或者T2)以及第二晶体管(T7或者T8)被控制成在同时导通之后，第二晶体管(T7或者T8)的截止比第一晶体管(T1或者T2)早。
从而，在瞬变时第一晶体管(T1或者T2)以及第二晶体管(T7或者T8)同时导通，作为缓冲电路52的电流驱动能力变得很大，所以比起只有一个晶体管导通的以往的驱动电路，能够抑制随着晶体管的导通时间经过而引起的电流驱动能力下降。从而驱动电路输出抑制了瞬变时的迟钝的具有尖锐边沿的波形的信号，将该信号提供到像素电路20的情况下，能够抑制因为阈值校正动作期间减少等引起的显示画面的闪烁和点灯不良的坏影响。
此外，本变形例与所述实施方式不同的构成是，将来自传输电路的脉冲信号输入到可以设为小尺寸的晶体管T9～T12，并将在晶体管T9～T12被驱动的输出信号，输入到晶体管T7以及T8的栅极。
因此，能够抑制脉冲信号直接输入到晶体管T7以及T8的栅极而导致的脉冲信号的波形的迟钝。
此外，第N级缓冲电路52中包括的第二晶体管(T7或者T8)，根据从第N级传输电路输出的第一控制信号(脉冲信号st或者ed)、和从第N+1级以后的传输电路输出的第二控制信号(脉冲信号st2或者ed2)，成为导通以及截止。
因此，第N级缓冲电路52中包括的第二晶体管(T7或者T8)，根据从同级传输电路输出的第一控制信号和从下级以后的传输电路输出的第二控制信号，成为导通以及/或截止，所以作为输出第二控制信号的传输电路，从下级以后的传输电路选择适合的信号，从而能够将第二晶体管(T7或者T8)的导通期间调整为恰当的期间。
此外，第N级缓冲电路52中包括的第二晶体管(T7或者T8)，根据从第N级传输电路输出的第一控制信号(脉冲信号st或者ed)和从第N+1级传输电路输出的第二控制信号(脉冲信号st2或者ed2)，成为导通以及截止。
这样第N级缓冲电路52中包括的第二晶体管(T7或者T8)，根据从同级传输电路输出的第一控制信号和从下级的传输电路输出的第二控制信号，成为导通以及/或截止，作为输出第二控制信号的传输电路，与使用比下级更靠后的级别的传输电路的情况相比，能够使用设置在更近的位置的传输电路，所以能够抑制在驱动电路中设置传输控制信号的工作变得复杂。
(第二变形例)
下面对所述实施方式的第二变形例涉及的驱动电路进行说明。本变形例涉及的驱动电路，具备与所述实施方式涉及的驱动电路40相同的基本构成(传输电路以及缓冲电路)，但是缓冲电路的详细构成与所述实施方式不同。
图9是实施方式的第二变形例涉及的缓冲电路53的电路图。这个缓冲电路53，相对于图7表示的第一变形例涉及的缓冲电路52，具备追加了2个晶体管T13以及T14的构成。
晶体管T13，被连接在晶体管T7的栅极(A点)与电源(基准电位Vss)之间，根据同级的传输电路输出的脉冲信号ed，向晶体管T7的栅极提供基准电位Vss。
晶体管T14，被连接在晶体管T8的栅极(B点)与电源(基准电位Vss)之间，根据同级的传输电路输出的脉冲信号st，向晶体管T8的栅极提供基准电位Vss。
在本变形例，为了防止在输出端子out从Low变为High、或者从High变为Low时晶体管T7以及T8的栅极浮动，从而追加了晶体管T11以及T12。如上所述晶体管T7以及T8的尺寸设计地很大，所以输出端子out中的驱动信号的波形的变化，通过晶体管T7以及T8的寄生电容(寄生电容的耦合)，输入到A点以及B点，从而有可能出现晶体管T7以及T8同时导通的情况。因此，使晶体管T11以及T12成为导通，从而使A点以及B点的电位维持在基准电位Vss，由此抑制上述可能出现的情况。
另外，本图表示的缓冲电路53，在功能上也具备与所述实施方式的图4B表示的功能块相同的构成。在本变形例，导通电位输出部44相当于晶体管T7追加了晶体管T9、T10以及T13和电容器C3的电路。此外，截止电位输出部46相当于晶体管T8追加了晶体管T11、T12以及T14和电容器C4的电路。
图10是表示本变形例涉及的缓冲电路53的动作的定时图。本图相当于在第一变形例中的表示定时图的图8追加了晶体管T13的导通/截止状态(图10的(g))、以及晶体管T14的导通/截止状态(图10的(h))。
通过本图能够知道，输出端子out从Low变为High时，晶体管T7成为导通，但是为了不让寄生电容的耦合使晶体管T8成为导通，所以使晶体管T14成为导通。
此外，输出端子out从High变为Low时，晶体管T8成为导通，但是为了不让寄生电容的耦合而使晶体管T7导通，所以晶体管T13导通。
如上所述，本变形例涉及的驱动电路与所述实施方式同样，具备缓冲电路53，该缓冲电路53包括在电源(电源电位Vdd或者Vss)与输出端子out之间并联连接的第一晶体管(T1或者T2)、以及第二晶体管(T7或者T8)，第一晶体管(T1或者T2)以及第二晶体管(T7或者T8)被控制成在同时导通之后，第二晶体管(T7或者T8)的截止比第一晶体管(T1或者T2)早。
从而，在瞬变时第一晶体管(T1或者T2)以及第二晶体管(T7或者T8)同时导通，作为缓冲电路53的电流驱动能力变得很大，所以比起只有1个晶体管导通的以往的驱动电路，能够抑制随着晶体管的导通时间经过而引起的电流驱动能力下降。从而驱动电路输出抑制了瞬变时的迟钝的具有尖锐边沿的波形的信号，该信号提供到像素电路20的情况下，能够抑制因为阈值校正动作期间减少等引起的显示画面的闪烁和点灯不良的坏影响。
此外，本变形例涉及的缓冲电路53包括辅助晶体管T13以及T14，用于在从输出端子out输出的电压有变化时，维持第二晶体管(T7或者T8)的截止状态。
因此，从输出端子out输出的电压变化时，避免第二晶体管(T7或者T8)的栅极浮动，能够抑制由于第二晶体管(T7或者T8)的寄生电容，而在应该成为截止的定时成为导通的问题发生。
以上基于实施方式以及变形例对本发明所涉及的驱动电路进行了说明，不过本发明并非受上述的实施方式以及变形例所限。在不脱离本发明的主旨的范围内，本领域技术人员想出的各种变形实施在本实施方式以及变形例的实施方式，以及组合实施方式以及变形例的一部分构成要素而构筑的其他实施方式，均包括在本发明的范围内。
例如，在所述实施方式，作为由驱动电路驱动的对象，举出有机电致发光面板等像素电路为例子，但是不限于此，也可以是液晶显示器(liquid crystal display)等其他类型的像素电路、液晶显示器用的LED背光等。
此外，在所述实施方式，构成像素电路20的各个像素，由2个晶体管和1个电容器构成，但不限于这样的电路。可以是3个以上的晶体管构成的电路、以及/或2个以上的电容器构成的电路。
此外，在所述实施方式中，作为驱动电路，举出输出电源电压信号(Vcc/Vss)的驱动扫描电路40a、以及输出选择信号Sel的写入扫描电路40b为例，但是驱动电路的种类，不限定为这样的电路。也可以是针对像素电路20输出各种控制信号或者电源电压信号的其他种类的驱动电路。
此外，在所述实施方式，构成驱动电路的缓冲电路中设置了在输出端子out和正侧电源Vdd以及负侧电源Vss的双方并联连接的第一晶体管以及第二晶体管，但也可以是只在输出端子out和正侧电源Vdd以及负侧电源Vss的一方并联连接的第一晶体管以及第二晶体管。从而针对来自驱动电路的输出信号的上升以及下降的一方，抑制瞬变时的迟钝。
此外，在所述实施方式，缓冲电路42将构成移位寄存器的传输电路41输出的脉冲信号作为输入来动作，但是不限于这样的脉冲信号，可以将由一般的逻辑电路构成的脉冲信号生成电路输出的脉冲信号作为输入来动作。
本发明作为输出瞬变时的迟钝少的、具有尖锐边沿的波形的驱动信号的驱动电路，例如有用于驱动有机电致发光显示面板等像素电路的驱动电路。

Claims (9)

1.一种驱动电路，具有输出端子，
所述驱动电路具备包括第一晶体管以及第二晶体管的缓冲电路，该第一晶体管以及第二晶体管在电源与所述输出端子之间并联连接，
所述第一晶体管以及所述第二晶体管被控制成，在同时导通之后，使所述第二晶体管的截止比所述第一晶体管早。
2.如权利要求1所述的驱动电路，
所述第二晶体管具有比所述第一晶体管大的电流驱动能力。
3.如权利要求1所述的驱动电路，
所述驱动电路具备多级所述缓冲电路，
所述驱动电路具备与所述多级缓冲电路分别对应的多级传输电路，
包括在第N级所述缓冲电路的所述第一晶体管根据从第N级所述传输电路输出的第一控制信号的上升以及下降的一方成为导通，
包括在所述第N级所述缓冲电路的所述第二晶体管根据从所述第N级所述传输电路输出的第一控制信号的上升以及下降的一方成为导通，并且根据另一方成为截止。
4.如权利要求1所述的驱动电路，
所述驱动电路具备多级所述缓冲电路，
所述驱动电路具备与所述多级缓冲电路分别对应的多级传输电路，
包括在第N级所述缓冲电路的所述第二晶体管根据从第N级所述传输电路输出的第一控制信号、和第N+1级以后的所述传输电路输出的第二控制信号，成为导通以及截止。
5.如权利要求4所述的驱动电路，
包括在所述第N级所述缓冲电路的所述第二晶体管根据从所述第N级所述传输电路输出的第一控制信号、和所述第N+1级的所述传输电路输出的第二控制信号，成为导通以及截止。
6.如权利要求1所述的驱动电路，
所述缓冲电路还包括辅助晶体管，该辅助晶体管在从所述输出端子输出的电压有变化时，维持所述第二晶体管的截止。
7.如权利要求1至6的任一项所述的驱动电路，
所述驱动电路经由所述输出端子向由多个像素构成的像素电路提供驱动信号，
所述驱动信号的上升或者下降表示针对所述多个像素中的至少一个像素的特定的处理的开始定时或者结束定时。
8.一种驱动电路，从输出端子输出表示导通电位和截止电位的驱动信号，
所述驱动电路具备导通电位输出保持部以及导通电位输出部，所述导通电位输出保持部以及所述导通电位输出部在第一电源与所述输出端子之间并联连接，使所述第一电源与所述输出端子接通或者非接通，
所述导通电位输出保持部使所述第一电源与所述输出端子之间持续接通，从而向所述输出端子输出导通电位并保持该导通电位，
所述导通电位输出部在所述导通电位输出保持部向所述输出端子输出导通电位的时刻开始，使所述第一电源与所述输出端子之间的接通保持一定期间，从而向所述输出端子输出导通电位。
9.如权利要求8所述的驱动电路，
所述驱动电路还具备截止电位输出保持部以及截止电位输出部，所述截止电位输出保持部以及所述截止电位输出部在第二电源与所述输出端子之间并联连接，使所述第二电源与所述输出端子接通或者非接通，
所述截止电位输出保持部使所述第二电源与所述输出端子之间持续接通，从而向所述输出端子输出截止电位并保持该截止电位，
所述截止电位输出部在所述截止电位输出保持部向所述输出端子输出截止电位的时刻开始，使所述第二电源与所述输出端子之间的接通保持一定期间，从而向所述输出端子输出截止电位。
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