JPH10507296A

JPH10507296A - 高速、低電圧不揮発性メモリ

Info

Publication number: JPH10507296A
Application number: JP9508445A
Authority: JP
Inventors: ヤザイェリ，メヘディ; フイ，エドワード・エス; コーシュ，ジョージ・ジェイ
Original assignee: Atmel Corp
Current assignee: Atmel Corp
Priority date: 1995-08-04
Filing date: 1996-07-19
Publication date: 1998-07-14
Also published as: DE69624216D1; EP0784852A1; EP0784852B1; KR100429064B1; CN100349230C; WO1997006533A1; TW311226B; EP1189235A1; EP0784852A4; CN1479317A; DE69624216T2; US5587951A; CN1164926A; CN1129912C; KR970706580A; HK1003911A1

Abstract

(57)【要約】読出動作中、ワード線をＶ_ccよりも高い電圧に充電することにより読出速度を上昇させる、低電圧ＥＰＲＯＭ。ワード線上に交互に電荷を置く２つの電圧ポンプ（１７、１８）は、温度に反応しない発振器（１３）から互いに反対の位相の制御信号を受取る。２つの電圧ポンプ（１７、１８）からの電圧は、ゼロしきい値電圧のｎ型パスデバイス（ＰＡｎ）を介してワード線（ＷＬ０ｎ〜ＷＬ３ｎ）に送られる。ゼロしきい値電圧のｎ型パスデバイス（ＰＡｎ）は、その制御信号を第３の電圧ポンプ（１９）から受取る。低電圧ＥＰＲＯＭを標準５Ｖプログラム装置と互換可能にするために、各出力駆動回路は、低電圧Ｖ_cc条件下で使用する大型の出力ドライバ（５５）と、標準５ＶＶ_cc条件下で使用する、より小さい出力ドライバ（５７）とを含む。

Description

【発明の詳細な説明】高速、低電圧不揮発性メモリ技術分野この発明は、低電圧の、ＥＰＲＯＭ、ＥＥＰＲＯＭ、およびフラッシュＥＥＰＲＯＭ等の半導体不揮発性メモリに関する。背景技術４．５ボルトないし５．５ボルトのＶ_cc電圧範囲を有する標準５ボルトＥＰＲＯＭから、２．７ボルトないし３．６ボルトの無調整のＶ_cc電圧範囲を有する低電圧ＥＰＲＯＭへの移行により得られる主要な利益は、低電圧ＥＰＲＯＭの方が消費する電力が遙かに少ないことである。しかし、このようなＶ_cc電圧遷移を行なう際には、いくつかの問題が生じる。まず第１に、ＥＰＲＯＭプログラム装置として知られる古い型のプログラミングマシンは、標準５ボルトＥＰＲＯＭをプログラムするように設計されており、これらは通常主に２つの個別の問題により、新しい型の低電圧ＥＰＲＯＭとは互換性がない。第１の問題は、ＥＰＲＯＭの出力ドライバに関する。低電圧ＥＰＲＯＭにとっての主要な関心事は速度であって、ＥＰＲＯＭの読出アクセス時間を決定する主要なコンポーネントがＥＰＲＯＭの出力ドライバである。低電圧ＥＰＲＯＭは、低いＶ_cc値を補償するために、所与のＶ_cc値でより速い立上がりおよび立下がりスルーレートを提供する、大電流駆動能力を有する大型の出力ドライバを組込む。しかし、標準的なＥＰＲＯＭプログラム装置は典型的に、プログラミング命令を確認するのに６Ｖまたはそれ以上のＶ_cc値を使用する。この高いＶ_cc値が、大型の出力ドライバを有する低電圧ＥＰＲＯＭ内にリンギングおよび信号バウンシングをもたらすかもしれず、または、そのＥＰＲＯＭに損傷さえ与えかねない。この問題を解決する１つの方法は、低電圧ＥＰＲＯＭの電流駆動能力を減じることであるが、これはＥＰＲＯＭの速度に不利な影響を及ぼす。標準５ＶＥＰＲＯＭプログラム装置で低電圧ＥＰＲＯＭを使用することで直面する第２の問題は、そのプログラム装置のアルゴリズム自体の問題である。ＥＰＲＯＭメモリは、記憶セルが発生させることのできる電流の大きさを基準電流と比較することにより、記憶セルの論理レベルを判定する。もし記憶セルが基準電流よりも多い電流を発生させれば、それは消去されるものと分類され、もし基準電流よりも少ない電流を発生させれば、それは書込まれるものと分類される。消去されたセルが、消去されたままであるべきときに、ＥＰＲＯＭプログラム装置により部分的に書込まれることがある。これは以下の理由による。すなわち、そのセルのしきい値電圧は僅かに上昇したものの、そのセルが６Ｖまたはそれ以上にセットされたＶ_ccで確認される場合には、そのしきい値電圧はまだ、ＥＰＲＯＭプログラム装置がセルが消去されるものと確認するに足る十分な電流を発生させるのに、十分低いものである。しかし同じＥＰＲＯＭが、２．７Ｖないし３．６Ｖの低電圧Ｖ_cc条件下で機能するようにセットされる場合には、高いＶ_cc条件下では消去されるものとの評価を得た同じメモリセルが、消去されるものと読出されるのに十分な電流をもはや発生させることができず、代わりに書込まれるものと読出されてしまうのである。このように、セルが、高いＶ_cc条件下では正しいデータを確認するが、低いＶ_cc条件下では間違ったデータをもたらすおそれがある。古い型のＥＰＲＯＭプログラム装置を低電圧のＥＰＲＯＭと協働できるように置換または修正しない限り、低電圧ＥＰＲＯＭのユーザにはこれら２つの問題が立ちはだかる。さらに、標準５ボルトＥＰＲＯＭから低電圧ＥＰＲＯＭに移行すると低い消費電力という利益が得られるが、これには通常、そのＥＰＲＯＭの性能の劣化が伴う。Ｖ_cc電圧が低いと、セルのワード線上の電圧も低くなり、このため、ビット線上のメモリセル電流も低くなる。メモリセル電流が低くなることは、また、読出時間も遅くなることを意味する。なぜなら、セルが消去されるかまたは書込まれるものと分類されるのに十分な電流を発生させているかどうかを判定するのに、メモリが要する時間が長くなるからである。この問題は、メモリの速度を減ずるばかりでなく、製造歩留りもまた低下させ、通常メモリの全体的な性能をも劣化させる。その上、低電圧ＥＰＲＯＭは、メモリの内部電圧をプログラミング動作のために高電圧へと上昇させるのに、電圧ポンプを使用する場合がある。これらの電圧ポンプは、電荷を電圧ポンプの電荷蓄積キャパシタへと転送する間隔を指令する発振器によって制御されるが、この発振器が、Ｖ_ccおよび温度変動の影響を極めて受けやすいのである。これはしかし、先行技術のＥＰＲＯＭでは概して問題にはなっていない。なぜなら電圧ポンプが使用されるのはプログラミング動作中のみであって、そのような動作は、ＥＰＲＯＭの動作時間のうちの僅かな部分でしかないからである。低電圧ＥＥＰＲＯＭおよび低電圧フラッシュＥＥＰＲＯＭ等の他の低電圧メモリも、低電圧ＥＰＲＯＭを悩ませる問題と同じもののいくつかを共有する。低電圧ＥＥＰＲＯＭおよび低電圧フラッシュＥＥＰＲＯＭも、低電圧ＥＰＲＯＭ同様、低いＶ_cc値を補償するために高い電流駆動能力を有する大型の出力ドライバを組込む。もし標準５ＶＶ_cc環境内での低電圧ＥＥＰＲＯＭまたは低電圧フラッシュＥＥＰＲＯＭの使用が望まれる場合には、Ｖ_ccの比較的高い値によりその大型の出力ドライバにリンギングおよび信号バウンシング等の雑音の問題が生じるかもしれない。同様に、ＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭもメモリセルの論理レベルを決定するのに、メモリセルの電流供給能力を基準電流と比較する。したがって、低電圧ＥＥＰＲＯＭおよび低電圧フラッシュＥＥＰＲＯＭも、上に説明したような、低電圧ＥＰＲＯＭを悩ませる、遅い読出時間および誤って読出されるデータという、同じ問題を抱える。低電圧ＥＰＲＯＭの不利な影響を軽減するために、製造業者はさまざまな対策を講じてきた。セコール(Secol)等への米国特許番号第５，２２６，０１３号は、ビット線をプリチャージし、そのビット線電圧と基準電圧との間の電圧不均衡を増幅し、かつ、センスアンプがそのセルの読出を終了するや否や前記ビット線の充電を終わらせることにより、ＥＰＲＯＭの速度を高める手段を記載する。ユー（Yu）等への米国特許第５，３６７，２０６号は、標準５ＶのＶ_ccプログラミング動作中には出力ドライバの速度を落とし、低電圧Ｖ_cc条件中には出力ドライバの速度を高める回路を組込むことによって、低電力ＥＰＲＯＭを標準５ボルトＥＰＲＯＭプログラム装置とインタフェースするように設計された出力ドライバ回路を開示する。ジェリネック(JelineK)への米国特許番号第５，３３１，２９５号はさらに、温度、電圧、およびプロセス補償を有する発振器を記載する。１９９３年５月１０日付のＥＥタイムズ（“EE Times”）の１記事は、（株）東芝によって開発された、１．５ボルトないし６ボルトの範囲にセットされたＶ_ccで機能することのできるＥＰＲＯＭについて述べている。１．５Ｖの下端電圧はＥＰＲＯＭセルのしきい値電圧よりも低く、したがってワード線昇圧技術を使用してワード線電圧を４Ｖの読出電圧に上昇させる。昇圧された電圧は、１２．５Ｖのプログラミング電圧から４Ｖの読出電圧に切換わるデコーダを介してワード線に印加される。この記事は東芝の回路には触れなかったが、その技術が、限られたＥＰＲＯＭ密度を有する消費者またはＡＳＩＣアプリケーションに制限されることを指摘している。この発明の１つの目的は、低電圧不揮発性メモリの読出アクセス時間を改善するための機構を提供することである。この発明の別の目的は、標準５ボルトＥＰＲＯＭプログラム装置と互換性があり、しかも速度と性能を向上させる、低電圧ＥＰＲＯＭを提供することである。本発明の開示上記の目的は、標準５ＶＶ_cc条件下および低電圧Ｖ_cc条件下でのメモリの性能を高めるために、自らのＶ_cc電圧レベルを監視して、ある回路を選択的にイネーブルおよびディスエーブルする、低電圧不揮発性ＥＰＲＯＭメモリによって達成される。不揮発性シリコンメモリが機能する速度は、メモリがいかに速く記憶セルの発生した電流を基準電流と比較してその記憶セルの論理レベルに関する決定を下せるかによってほとんど決まる。つまり、不揮発性シリコンメモリがこの比較を行なえる速度は、記憶セルの電流供給能力次第であり、これはそのワード線上の電圧レベルに直接関係する。一般に、ワード線上の電圧レベルはＶ_ccに近い。もしＶ_ccが４．５Ｖないし５．５Ｖの標準５Ｖ電圧範囲内であれば、ワード線は記憶セルに対して、セルのすばやい応答時間を可能にする十分な電圧を供給することができる。しかし市販の低電圧メモリの場合がそうであるように、Ｖ_ccが２．７Ｖないし３．６Ｖの電圧範囲に下げられると、ワード線上の電圧も同様に、同様の電圧範囲に下がる。より低い電圧は記憶セルの電流を発生させる能力を減じ、この電流の減少によって、記憶セルの論理レベルを決定するのに不揮発性メモリが要する時間が増し、それによりメモリの動作速度は遅くなる。標準５Ｖ動作条件下では、この発明のメモリは、ワード線を同様の電圧まで昇圧するのに直接Ｖ_cc電源レールを使用することにより、他の標準５ボルト不揮発性シリコンメモリと同様に機能する。この場合Ｖ_ccが５ボルトに近いので、その出力ドライバは低電圧条件内のものほど大きいものであってはならず、さもなければ雑音の問題が生じるおそれがある。したがってこのメモリは、出力リード線ごとに、一方が他方のものより小さくかつ速度の遅い、２つの出力ドライバを組込む。この不揮発性メモリは、標準５ＶＶ_cc条件下に置かれる場合には小さい方の出力ドライバを使用し、また低電圧Ｖ_cc条件下に置かれる場合には大きい方の、より高速の出力ドライバを使用する。この発明の不揮発性メモリは、低電圧動作中のＶ_ccの低下を補償するために、読出動作中のワード線の電圧をＶ_ccよりも高い値、好ましくは３．５Ｖないし５．５Ｖに内部で上昇させる。内部ワード線バイアスを標準５ＶＶ_cc条件の場合と類似の電圧範囲まで上昇させることにより、この発明のメモリは、標準５ＶＶ_ccメモリと同様の高速を維持するばかりでなく、標準５ＶＥＰＲＯＭプログラム装置を使用して低電圧ＥＰＲＯＭセルをプログラムしながら、低電圧条件下でその低電圧ＥＰＲＯＭセルを読出すことから生じ得る、誤りを引き起こす読出条件を一切排除する。以上は、３つの読出電圧ポンプと、その３つの読出電圧ポンプのすべてに共通の読出発振器からなる、ワード線バイアス回路の使用により達成される。３つの読出電圧ポンプは読出動作中にのみアクティブであり、その各々が、読出電圧ポンプのためにのみ使用される共通の読出発振器から制御信号を受取る。読出発振器の周波数は、温度に反応しない電流源によって制御されるが、これは、電圧または温度のいかなる変動にもかかわらず読出発振器の周波数を比較的安定に保ち、それにより消費電力の不必要な上昇を防ぐ。電力をさらに節減するために、読出電圧ポンプと読出発振器と温度に反応しない電流源とは読出動作中にのみイネーブルされ、またメモリが待機モードにあるときまたはＶ_ccが低電圧Ｖ_cc条件よりも上がったときにはさらにディスエーブルされる。３つの読出電圧ポンプのうち２つのポンプは、読出発振器により速く応答してワード線の充電を始めるように、互いに関連して動作する。共通の読出発振器からこれら２つの読出電圧ポンプへの制御信号は、同様の周波数だが反対の位相を有する。これにより、２つの読出電圧ポンプのうち一方が、読出発振器の１サイクルのいずれか半分の間に、蓄積キャパシタに電荷を転送することになる。この特徴は読出アクセス時間を減少する。なぜなら、読出命令が最初に受取られた瞬間からワード線の充電を開始するまでに、無駄な時間が浪費されないからである。ワード線の充電、したがって不揮発性メモリの速度は、互いに関連して作動する２つの読出電圧ポンプからワード線へと電圧を最小の歪みで選択的に転送するのに使用される、高電圧デコーダによりさらに高められる。高電圧デコーダは多数の出力を生成し、各々の出力がワンショット回路を利用する。ワンショット回路は高電圧デコーダ出力をＶ_ccにプリチャージするのに使用され、その後互いに関連して作動する２つの読出電圧ポンプに制御が転送され、これがデコーダ出力をＶ_ccよりも高い値にまで充電し続ける。高電圧デコーダの各出力は、固有パストランジスタへと印加され、これがデコーダ出力電圧を対応するワード線に結合する。固有パストランジスタは、シリコン基板上に直接作られて０Ｖのしきい値電圧を有する、ｎ型デバイスである。パスデバイスとして固有ｎ型トランジスタを使用することには１つの欠点がある。選択されなかったパスデバイスのコントロールゲートにはゼロボルトが印加されているが、固有パスデバイスのしきい値電圧が０Ｖであるために、コントロールゲートに０Ｖを有する選択されなかったデバイスは完全に「オフ」の状態ではなく、したがって望ましくないリーク電流を引き起こすおそれがある。この問題を解決するために、固有パスデバイスは、通常のｎ型パストランジスタを介して、ＶＳ発生器によって０Ｖよりも僅かに高い電圧に保たれる接地線ＶＳに結合される。したがって、固有パスデバイスが選択されないときには、接地よりも高い電圧がそのソース電極に印加され、その固有パスデバイスを完全に「オフ」状態に置く。これらの固有パスデバイスのコントロールゲートは、第３の読出電圧ポンプの出力に間接的に結合される。コントロールゲート上の高い電圧があると、固有パスデバイスは、デコーダ出力から対応するワード線へと高電圧信号を転送することが可能になる。さらに、転送される電圧値はそのコントロールゲート上の電圧によって制御される。したがって、読出動作中、ワード線に印加される電圧は第３の読出電圧ポンプの出力上の電圧に制限される。第３の読出電圧ポンプの出力上の電圧レベルは、ポンプの出力電圧を監視する帰還回路が調整する。第３の読出電圧ポンプからの出力電圧が予め定められた電圧範囲を上回ると、帰還回路が第３の読出電圧ポンプをディスエーブルして、ポンプがリークトランジスタを介して放電を開始するのを可能にする。クランプダイオードがしかし、第３の読出電圧ポンプがＶ_ccを下回るまで放電することを許さない。電圧レベルが前記予め定められた電圧範囲内に落ちると、帰還回路が再び第３の読出電圧ポンプをイネーブルして、その小さなリークトランジスタをディスエーブルする。図面の簡単な説明図１は、この発明に従ったメモリのブロック図である。図２は、図１に示される読出ワード線バイアス回路の内部図である。図３は、この発明に従ったワード線アドレスデコード方法の略図である。図４は、この発明に従った、読出動作中にワード線に高電圧を転送するための好ましい回路の機能ブロック図である。図５は、この発明に従った、図４に示される高電圧デコーダのブロック図である。図６は、この発明に従った出力ドライバのブロック図である。本発明実行の最良モード図１を参照して、多数のメモリセルが行および列に配列されて、メモリコアアレイ３６を形成する。メモリセルは、メモリセルの行を選択するワード線と、メモリセルの列を選択するビット線によって、アドレス指定が可能である。アドレス指定されたメモリセルは、ワード線とビット線との交点に位置する。各メモリセルは、メモリセルの１つの行、またはワード線を識別するＸ−アドレスと、メモリセルの１つの列、またはビット線を識別するＹ−アドレスという、２つのグループに分割される数値アドレスを有する。Ｘ−アドレス線ＡＸはＸ−デコーダ３０に送られてワード線が選択され、Ｙ−アドレスはＹ−デコーダ３８によってデコードされてビット線が選択される。メモリセルが選択されると、その選択されたメモリセルの電流がセンスアンプ４０によって基準電流と比較される。もし選択されたセルが消去されるものと識別されると、予め定められた第１の論理レベル、ハイまたはローが、入出力ドライバ４２の組に送られる。選択されたセルが書込まれるものと識別されると、前記第１の論理レベルとは反対の第２の論理レベルが、入出力ドライバ４２に送られる。この発明はさらに、Ｖ_ccが好ましくは２．７Ｖないし３．６Ｖの低電圧条件にセットされている場合の読出動作中に、ワード線に印加されるバイアスレベルまたは電圧レベルをＶ_cc、すなわち入力電源信号よりも高いレベルに上昇させるための回路を組込む。Ｖ_ccが４．５Ｖまたはそれ以上の標準５Ｖ電圧条件にセットされているときには、ワード線のバイアスレベルを上昇させるための上述の組込まれた回路は不活性化され、メモリは直接Ｖ_ccを使用してワード線をバイアスする。図１を参照して、高Ｖ_cc電圧検出器１１はＶ_cc電源レールを監視する。もしＶ_cc が低電圧条件にセットされると、高Ｖ_cc電圧検出器１１が読出ワード線バイアス回路１２をイネーブルして、これが２つの信号、ＰＨＶおよびＲＧＰＶを出力する。信号ＰＨＶおよび信号ＲＧＰＶの両方はＶ_ccよりも高い電圧値を有し、互いに等しくされてもよいが、好ましくは信号ＰＨＶが信号ＲＧＰＶよりも高い電圧を有するようにされる。図２で、この発明に従った読出ワード線バイアス回路１２の内部図は、２つの別個の電圧ポンプ、すなわち、ポンプ高電圧信号ＰＨＶを生成するための読出ワード線ポンプ４８、および読出ゲートポンプ電圧信号ＲＧＰＶを生成するための読出ゲートポンプ４４を含む。しかし、もし信号ＰＨＶおよびＲＧＰＶが同じ値を有するようにすれば、電圧ポンプ４８および４４を単一の電圧ポンプと置換してもよい。読出ワード線ポンプ４８と読出ゲートポンプ４４の両方が、両電圧ポンプのチャージポンピング周波数を制御する、温度に反応しない読出発振器４６から制御入力を受取る。読出ワード線バイアス回路１２内の３つのコンポーネント、すなわち、温度に反応しない読出発振器４６、読出ワード線ポンプ４８、および読出ゲートポンプ４４のすべてが、高Ｖ_cc電圧検出器１１からイネーブル入力を受取る。図１を参照して、信号ＰＨＶは、好ましくは７Ｖの値を有するようにされて、高電圧デコーダ２５およびプログラムポンプ２３の出力に直接接続される。プログラムポンプ２３からの出力は読出ワード線バイアス回路１２からの出力よりも高いかもしれないが、読出ワード線バイアス回路１２は入力ピン（図示せず）によって決定されるように読出動作中にのみアクティブであり、一方プログラムポンプ２３は同じ入力ピンによって決定されるようにプログラム動作中にのみアクティブであるので、偶発的な問題が発生することはない。信号ＲＧＰＶは、好ましくは４．５Ｖの電圧を有し、電圧ラッチバンク３４を介して１組のパスデバイス３５の制御入力へと送られる。Ｘ−デコーダ３０は、ワード線アドレスＡＸを２つの組の信号にデコードする。すなわち、１つはＸ−高電圧ＸＨＶであって、これは高電圧デコーダ２５に送られ、他方はＸ−パスデバイスＸＰＤであって、これは電圧ラッチバンク３４およびパスデバイス３５に送られる。高電圧デコーダ２５は、ＸＨＶラインに応答して、ポンピングされた高電圧ラインＰＨＶをその出力ラインＤＶのうちの１つに転送する。電圧ラッチバンク３４は、読出ゲートポンプ電圧信号ＲＧＰＶを、ＸＰＤラインによって決定されるように、その出力のうちの１つに転送する。パスデバイス３５はしたがって、ＤＶラインのうちの１つに沿ってＰＨＶ信号を、電圧ラッチバンク３４からの出力のうちの１つに沿ってＲＧＰＶ信号を受取る。その後パスデバイス３５は、ＤＶラインの１つであって信号ＰＨＶを搬送するラインを、電圧ラッチバンク３４およびＸＰＤラインによって決定されるように単一のワード線に結合する。パスデバイス３５はしかし、その出力、すなわちワード線の電圧を、ＲＧＰＶと類似の電圧に制限するようにされている。このため、選択されたワード線はおよそ４．５ＶのＲＧＰＶと類似の電圧値を受取る。ＶＳ発生器２９は、高電圧デコーダ２５およびパスデバイス３５の適正な動作に必要な、接地よりも僅かに高い電圧を出力するが、これについては以下に説明する。図３に示されるように、好ましいワード線デコード方法は複数のデコード段からなる。Ｘ−デコーダ３０は、ワード線アドレス、ＡＸ０〜ＡＸｍを２つのグループに分離する。アドレス線ＡＸ０およびＡＸ１からなる第１のグループはＸＨＶデコーダ２７に送られ、これが２−４デコーダとして作用して４つの出力信号、ＸＨＶ０〜ＸＨＶ３を生成する。アドレス線ＡＸ２〜ＡＸｍからなる第２のグループはＸＰＤデコーダ２８に送られ、その出力信号ＸＰＤ０〜ＸＰＤｎが電圧ラッチバンク３４およびパスデバイス３５に送られる。パスデバイス３５は、高電圧デコーダ２５、電圧ラッチバンク３４、およびＸＰＤデコーダ２８により、ラインＰＨＶをワード線に結合する。信号ＸＨＶ０〜ＸＨＶ３は高電圧デコーダ２５に送られるが、これは信号ＰＨＶを、信号ＸＨＶ０〜ＸＨＶ３の指定に応じてその４つの出力ＤＶ０〜ＤＶ３のうちの１つに転送する。高電圧デコーダの４つの出力、ＤＶ０〜ＤＶ３の各々は、パスデバイスＰＡ０〜ＰＡｎおよびＰＢ０〜ＰＢｎによって、ｎ本のワード線のグループに選択的に結合される。たとえば、ラインＤＶ０は、ワード線ＷＬ００〜ＷＬ０ｎに選択的に結合され、ラインＤＶ３はワード線ＷＬ３０〜ＷＬ３ｎに結合され得る。パスデバイス３５はさらに、ＤＶ０〜ＤＶ３の各グループから１本ずつワード線をとってそれを４本ずつの組にまとめるが、これは電圧ラッチバンク３４内の電圧ラッチによってひとまとめとして選択され得る。したがって、ＸＨＶデコーダ２７は、ｎ本のワード線の４つのグループのうちから、４つの高電圧デコーダ出力ＤＶ０〜ＤＶ３のうちの１つに結合された１つのグループを選択し、その後、ＸＰＤデコーダ２８が、その選択されたワード線のグループ内から単一のワード線を選択する。ＸＰＤデコーダは、電圧ラッチバンク３４内から、それぞれ３１〜３３の符号を付された電圧ラッチＶＬ０〜ＶＬｎのうちの単一の電圧ラッチを活性化し、これが、信号ＲＧＰＶを対応するＰＡパスデバイスのコントロールゲートに転送し、一方、信号ＸＰＤ１〜ＸＰＤｎは残りの選択されなかったワード線をＶＳ発生器２９に結合する。好ましいデコード方法内のＰＡパスデバイスは、０Ｖのしきい値電圧を有する固有ｎ型パストランジスタを含む。このため、ＰＡパスデバイスは、完全に「オフ」の状態にあるために、ソース電極に正の電圧が印加されなくてはならない。このことは以下に説明する。したがって、ＶＳ発生器２９が接地電位よりも僅かに高いＶＳ信号を出力し、これが対応するＰＢパスデバイスによってＰＡパスデバイスのソース電極に印加される。もし信号ＶＳが、選択されなかったＰＡパスデバイスのソース電極に印加されなければ、選択されなかったＰＡパスデバイスの各々は、それが電流を有さずにオフであるべきときに、少量の導通電流、またはリーク電流を有してしまう。１本のワード線をデコードするのにかなりの数のＰＡパスデバイスが使用され得るため、選択されなかったＰＡパスデバイスのすべてから出るリーク電流をまとめると、受け入れ難いほど大量の電力損失につながる。再び図１を参照して、もしＶ_ccが４．５Ｖまたはそれ以上の標準電圧条件にセットされると、高Ｖ_cc電圧検出器１１が読出ワード線バイアス回路１２をディスエーブルし、これによりＰＨＶ信号およびＲＧＰＶ信号が放電を開始する。標準５Ｖ電圧条件の間、高電圧デコーダ２５およびパスデバイス３５をＶ_cc電源レールに結合するために、クランプダイオード２０および２４が信号ＲＧＰＶおよびＰＨＶをそれぞれＶ_ccにクランプし、そこで両信号はＶ_ccと類似の値に下がるまで放電する。図４を参照して、読出動作中にワード線に高電圧を転送する好ましい方法に関する説明を簡潔にするために、高電圧デコーダ出力ＤＶ０〜ＤＶ３ごとに単一のワード線ＷＬ０ｎ〜ＷＬ３ｎのみを示す。ここで、図２の読出ワード線ポンプ４８が、２つの読出ワード線ポンプ１７および１８に置換えられている。高Ｖ_cc電圧検出器１１はＶ_ccの電圧レベルを監視する。Ｖ_ccが予め定められた低電圧範囲、好ましくは２．７ボルトないし３．６ボルトにセットされている限り、高Ｖ_cc 電圧検出器１１が低電力状態信号ＬＰＳをハイにして、２つの読出ワード線電圧ポンプ１７および１８、読出ゲート電圧ポンプ１９、読出発振器１３、ならびに温度に反応しない電流源１５をイネーブルする。温度に反応しない電流源１５は制御信号ＶＭＩＲを出力し、これは読出発振器１３の周波数を直接制御する。もしＶ_ccが予め定められた高電圧範囲、好ましくは４．５Ｖまたはそれ以上に上げられると、つまりこれは、ワード線をＶ_ccから直接充電できることを意味するが、その場合には高Ｖ_cc電圧検出器１１がＬＰＳ信号をローにして、それにより３つの読出電圧ポンプ１７〜１９のすべてと、読出発振器１３と、温度に反応しない電流源１５とがディスエーブルされる。信号ＡＸ０、ＡＸ１、およびＸＰＤｎは、メモリセルの１つの行を識別する１つのワード線に対応する、部分的にプレデコードされたメモリセルのアドレスの一部分である。信号ＡＸ０およびＡＸ１はＸＨＶデコーダ２７に送られ、これは４つのデコードされた信号ＸＨＶ０〜ＸＨＶ３を生成する。信号ＸＨＶ０〜ＸＨＶ３は高電圧デコーダ２５を制御し、これがその４つの出力ＤＶ０〜ＤＶ３のうちの１つにポンプ高電圧ラインＰＨＶを選択的に転送して、残りの３つの出力上にＶＳ接地信号を置く。ＶＳ接地線は、正味の接地よりもわずかに高い電圧電位、好ましくは０．３Ｖを有する。これはＶＳ発生器２９によって生成され、固有ｎ型パスデバイスＰＡｎ等の固有ｎ型トランジスタの正確な動作を確実にするために使用される。ゼロボルトよりも高いしきい値電圧、典型的に１ボルトを有する普通のエンハンスメントモードｎ型トランジスタとは違って、固有ｎ型トランジスタはゼロボルトのしきい値電圧を有する。通常の動作条件下で、ソースが接地された普通のエンハンスメントモードｎ型トランジスタであれば、ゼロボルトをコントロールゲートに印加することにより、完全に「オフ」の状態に置かれるであろう。しかしながら、コントロールゲートにゼロボルトが印加された固有ｎ型トランジスタは、同じ条件下でも完全に「オフ」状態にはならない。ｎ型トランジスタでは、多数電流キャリアは電子であって、これは反転層が存在するときには本来的に、より低い電位の電極、すなわちソースから、より高い電位の電極、すなわちドレインに移動する。固有ｎ型パスデバイスＰＡｎの場合には、高電圧デコーダの出力、ＤＶ０〜ＤＶ３、に接続されたトランジスタ電極は、他の電極よりも高い電位を有するであろう。これは、高電圧デコーダの出力、ＤＶ０〜ＤＶ３に接続された電極がドレインであり、したがって他方の電極がソースであることを意味する。トランジスタが完全に「オフ」の状態になるために必要な要件のうちの１つは、コントロールゲートからソース電極への電圧がトランジスタのしきい値電圧よりも低くなくてはならないということである。固有ｎ型トランジスタの場合、しきい値電圧はゼロボルトであり、このためコントロールゲートからソース電極には負の電圧が必要となる。ゼロボルトがコントロールゲートに印加されるときに負の電圧が存在するためには、ソース電極はゼロボルトよりも高い電位に上げられなくてはならない。ソース電極の電圧をＶＳラインの値、すなわち０．３Ｖに上げることにより、−０．３Ｖの電圧降下がコントロールゲートからソース電極に生じる。この電圧降下は固有ｎ型トランジスタのしきい値電圧よりも低く、したがって、固有ｎ型パスデバイスＰＡｎが所望の完全に「オフ」の状態に置かれる。読出発振器１３はアクティブである場合には、いかなる温度またはＶ_ccレベルの変動が起ころうとも、比較的一定の周波数を維持する。これは、読出発振器１３の周波数を直接制御する、温度に反応しない電流源１５のためである。読出発振器１３の周波数があまり変動しないので、その消費電力もあまり変わらない。読出発振器１３は、３つの読出電圧ポンプ１７〜１９のすべてのポンピング動作を制御する、信号ＯＳＣ１〜ＯＳＣ３を生成する。読出電圧ポンプ１７〜１９の各々は、その制御信号、ＯＳＣ１〜ＯＳＣ３がハイであるときには常に、対応する内部蓄積キャパシタに電荷を置く。第１および第２の読出ワード線電圧ポンプ１７および１８は合わせて、ポンプ高電圧ラインＰＨＶ上に高電圧を生成し、これは高電圧デコーダ２５およびパスデバイス３５を介してワード線、ＷＬ０ｎ〜ＷＬ３ｎに転送される。読出ゲート電圧ポンプ１９は高電圧信号ＲＧＰＶを生成し、これは電圧ラッチＶＬｎ３３を介して各固有パスデバイスＰＡｎのコントロールゲートに印加される。エネルギを節減するために、メモリは読出されていないときには待機モードに入り、この間メモリは読出発振器１３、温度に反応しない電流源１５、および読出電圧ポンプ１７〜１９等の必須でない回路をターンオフする。システムユーザが読出命令を発すると、メモリは上述の読出発振器１３、温度に反応しない電流源１５、および読出電圧ポンプ１７〜１９を含む、読出動作に必要な回路すべてをターンオンしなくてはならない。これらのデバイスが活性化される速度は、メモリの読出アクセス時間に大いに影響を及ぼす。読出発振器は、最初に活性化される際に、そのサイクルのローの半分から開始するかもしれない。読出電圧ポンプ１７〜１９が読出発振器のサイクルのローの半分の間に電荷を集めて、読出発振器のサイクルのハイの半分の間に、その集めた電荷を内部蓄積キャパシタに、その出力上の電圧を上昇させるのに使用するために転送したのであっては、その蓄積キャパシタは、読出発振器の最初のサイクルの最高半分の間、電荷を全く受取らないことになる。この理由から、読出発振器１３から読出ワード線電圧ポンプ１７および１８に送られる制御信号、それぞれＯＳＣ１およびＯＳＣ２は、同様の周波数だが反対の位相である。つまり、ＯＳＣ１がハイのときにＯＳＣ２はローであり、ＯＳＣ２がハイのときにはＯＳＣ１はローである。このため、２つの読出ワード線電圧ポンプのうちの１つ、１７または１８が、読出発振器のサイクルのどちらかの半分の間にその内部蓄積キャパシタに電荷を転送する。したがって、２つの読出ワード線電圧ポンプのうちの１つ、１７または１８が、読出発振器１３の最初の活性化と同時に、その出力上への電荷の転送を開始し、これによりメモリがより素早く読出命令に応答するのを助け、メモリの読出アクセス時間を減じる。読出ワード線電圧ポンプ１７および１８の出力が結合されて、ポンプ高電圧信号、ＰＨＶが形成され、これは高電圧デコーダ２５に接続される。読出ワード線電圧ポンプ１７および１８が不活性化されているときには、ラインＰＨＶは、クランプダイオード２４を形成するように構成された固有ｎ型トランジスタを介して、Ｖ_ccに放電することが可能である。独立したプログラミングポンプ２３は、それ自身のプログラミング発振器（図示せず）を有し、プログラミング動作中にのみ使用されるが、この出力もまた同じＰＨＶ信号に結合されている。この点が、読出ワード線電圧とプログラムワード線電圧とが異なる信号経路をたどる、先行技術の大半とは違うところである。先に述べたように、高電圧デコーダ２５は、その入力ＶＳ信号およびデコードされた入力信号ＸＨＶ０〜ＸＨＶ３によって決定されるように、その４つの出力、ＤＶ０〜ＤＶ３のうちの１つにＰＨＶ信号を転送し、他の３つの出力にＶＳ信号を置く。ＸＨＶ０〜ＸＨＶ３信号は、どんな場合にも一度に１つのみがハイであり、したがってもしＸＨＶ０がハイであれば、ＰＨＶはＤＶ０に転送され、ＸＨＶ１がハイであれば、ＰＨＶはＤＶ１に、以下ＸＨＶ３まで同様に転送される。図５に示されるように、高電圧デコーダ２５は４つのユニット５１〜５４を含み、各ユニットは、高電圧ラッチ３７、ワンショット回路３９、インバータ４１、エンハンスメントモードｎ型トランジスタ４７、ならびに２つの固有ｎ型トランジスタ４３および４５を含む。ＰＨＶ信号は各高電圧ラッチ３７および、各対応する固有ｎ型トランジスタ４３のドレインに接続される。ＸＨＶ０等のデコードされた信号は、ハイであるときには高電圧ラッチ３７を活性化し、これがＰＨＶ信号を固有ｎ型トランジスタ４３のコントロールゲートに転送する。ＰＨＶ信号を最小限の歪みで固有ｎ型トランジスタ４３のドレイン電極からそのソース電極に、すなわち信号ＤＶ０に通過させるには、同じＰＨＶ信号がその固有ｎ型トランジスタ４３のコントロールゲートに印加されなくてはならない。トランジスタがアクティブ「オン」状態にあるために必要な要件の１つは、トランジスタのコントロールゲートからソース電極への電圧がそのトランジスタのしきい値電圧と等しいかまたはそれよりも大きくなくてはならないことである。この発明の場合、固有ｎ型トランジスタ４３のしきい値電圧はゼロボルトであって、したがってコントロールゲート電圧はソース電圧と少なくとも等しくまたはそれ以上でなくてはならない。したがって、もしＰＨＶの電圧値をドレイン電極からソース電極へと妨げられずに送るのであれば、コントロールゲート上の電圧値もまたＰＨＶに等しくなくてはならない。デコードされた信号ＸＨＶ０もまた、ワンショット回路３９およびインバータ４１に接続される。ＸＨＶ０ラインが最初に高電圧ラッチ３７をイネーブルしてから、高電圧ラッチ３７および固有ｎ型トランジスタ４３がＰＨＶ信号を固有ｎ型トランジスタ４３のドレインからそのソースに、すなわちＤＶ０ラインに転送し始めるまでの間には、固有の時間遅延が存在する。さらに、ＰＨＶ信号は、その電圧をＶ_ccよりも高い値にポンピングするのに、ある定まった量の時間を必要とする。ワンショット回路３９およびインバータ４１の目的は、ＤＶ０ラインをＶ_ccにまでプリチャージし、その後高電圧ラッチ３７および固有ｎ型トランジスタ４３に制御を転送することにより、それらがＤＶ０ラインをＶ_ccよりも高い値に充電し続けることができるようにすることである。ＸＨＶ０上にハイ信号があると、インバータ４１はトランジスタ４７上にロー信号を置き、そのためトランジスタ４７がラインＤＶ０をラインＶＳから分離する。加えて、ＸＨＶ０上のハイ信号は、ワンショット回路３９を活性化し、これによりワンショット回路３９が固有ｎ型トランジスタ４５のコントロールゲート上に予め定められた持続期間のハイ信号パルスを発するようにする。このハイパルスは、パルスの持続期間中、ＤＶ０ラインをＶ_cc電源レールに電気的に結合し、それによりＤＶ０ラインをＶ_ccにまで充電する。もし高電圧ラッチ３７および固有パスデバイス４３が、ワンショット回路がトランジスタ４５上にハイパルスを有する間に、Ｖ_ccよりも高電位のＰＨＶ信号をＤＶ０ラインに転送し始めると、ＰＨＶ信号もまたラインＤＶ０およびトランジスタ４５を介してＶ_ccに電気的に結合される。これにより、ラインＰＨＶがＤＶ０ラインをＶ_ccよりも高い値に充電することが避けられる。したがって、ワンショット回路３９のアクティブハイパルスの持続期間は、ＤＶ０ラインをＶ_ccにまでプリチャージするには十分長いが、ラインＰＨＶがＶ_ccよりも高い値にまでポンピングされるまでにターンオフされるほどに十分短くなくてはならない。もし反対に、デコードされた信号ラインＸＨＶ０がロー信号を有する、つまりそれが選択されないときには、ワンショット回路３９は固有ｎ型トランジスタ４５上に一定のロー信号を維持し、ハイパルスを発することはない。同様に、高電圧ラッチ３７も固有ｎ型トランジスタ４３上に一定のロー信号を維持し、ＰＨＶ信号をトランジスタ４３のコントロールゲートに転送することはない。固有ｎ型トランジスタ４３および４５は、コントロールゲート上にロー信号、すなわち０Ｖを有しても、必ずしも完全に「オフ」状態に置かれるわけではない。これらのデバイスを適正にターンオフするために、それらのソース電極は、それらのコントロールゲートよりもより高い電位でなくてはならない。この目的のために、インバータ４１がハイ信号をトランジスタ４７に印加し、約０．３Ｖの電圧値を搬送するラインＶＳを、ラインＤＶ０に、および結果として固有ｎ型トランジスタ４３および４５のソース電極に結合する。したがって、高電圧デコーダ２５の出力、ＤＶ０〜ＤＶ３のうちの１つが、ＰＨＶと類似の電圧値を有し、他の３つの出力が、ＶＳに類似の電圧値を有することになる。しかしながら、図４に示されるように、ラインＤＶ０〜ＤＶ３は、ワード線ＷＬ０ｎ〜ＷＬ３ｎに転送できるようになる前に、まず、対応する固有ｎ型パスデバイスＰＡｎのうちの１つを通過しなくてはならない。固有ｎ型パスデバイスＰＡｎはそのコントロールゲート信号を、電圧ラッチＶＬｎ、３３から受取り、電圧ラッチＶＬｎ、３３はその入力を、読出ゲート電圧ポンプ１９およびプレデコードされたＸ−パスデバイスアドレス信号ＸＰＤｎから受取る。読出ワード線電圧ポンプ１７および１８同様、読出ゲート電圧ポンプ１９も、その制御信号ＯＳＣ３を読出発振器１３から、イネーブル信号ＬＰＳを高Ｖ_cc電圧検出器１１から受取る。しかし、読出ゲート電圧ポンプ１９はまた、付加的なイネーブル信号ＣＬＭＰをフィードバック制御電圧クランプ２１から受取り、その出力値をその読出ゲートポンプ電圧線ＲＧＰＶに置く。その出力ＲＧＰＶは、電圧ラッチＶＬｎばかりでなく、フィードバック制御電圧クランプ２１にも送られる。読出動作中、ワード線ＷＬ０ｎ〜ＷＬ３ｎ上の電圧が、したがってメモリセル上の電圧が、５．５ボルトよりもはるかに高くならないことが重要である。さもなければメモリセルは誤ったデータを与えるかまたは、セルに記憶されたデータが変更されてしまうおそれがある。以下に説明するように、ワード線ＷＬ０ｎ〜ＷＬ３ｎ上の電圧は、ＲＧＰＶライン上の電圧と実質的に同じにされなくてはならない。したがって、ラインＲＧＰＶ上の電圧レベルは、フィードバック制御電圧クランプ２１、クランプダイオード２０、インバータ２６およびリークトランジスタ２２によって、好ましくは３．５Ｖないし５．５Ｖの予め定められた電圧範囲に調整される。フィードバック制御電圧クランプ２１は、図示しない電圧検出器を含み、ＲＧＰＶ上の電圧が３．５ボルトないし５．５ボルトの予め定められた好ましい電圧範囲を上回ったときには、フィードバック制御電圧クランプ２１がＣＬＭＰライン上にロー信号を発する。読出ゲート電圧ポンプ１９上にこのローＣＬＭＰ信号があることにより、それがＯＳＣ３制御信号を内部で無効にし、したがってポンプが止まる。これにより、ラインＲＧＰＶがリークトランジスタ２２を介して低電圧に放電を開始することが可能となる。トランジスタ２２のゲートは、ＣＬＭＰラインからの入力を有するインバータ２６の出力によって制御される。リークトランジスタ２２は、ラインＲＧＰＶの放電の速度を増して、ラインＲＧＰＶがメモリセルにとって有害なほど高い電圧にある期間を減ずる。クランプダイオード２０は固有ｎ型トランジスタから構成されるが、これはラインＲＧＰＶがＶ_cc を下回るように放電するのを防ぐ。ＲＧＰＶが上述の予め定められた電圧範囲に落ちると、フィードバック制御電圧クランプ２１が、ＣＬＭＰライン上にハイ信号を印加することにより、読出ゲート電圧ポンプ１９を再び活性化し、これはまたリークトランジスタ２２をターンオフする。読出ゲート電圧ポンプ１９の出力が予め定められた値を上回ったときにそのポンプを不活性化するのに、電圧ポンプをクランプするための通常の先行技術の方法のように上限クランプダイオードを使用するのではなく、フィードバック制御電圧クランプ２１を使用することにより、メモリの消費電力が減少する。もし上限クランプダイオードを使用すれば、読出ゲートポンプ１９は読出動作中常にアクティブでなくてはならない。ラインＲＧＰＶ上の電圧はたとえば５．５Ｖにクランプされるので、読出ゲートポンプ１９によって生成された過剰な電荷はすべて、ラインＲＧＰＶを充電するのではなく、Ｖ_cc電源レールに無駄に送られてしまうであろう。ラインＸＰＤｎ上のロー信号により、電圧ラッチＶＬｎ、３３はラインＲＧＰＶ上の電圧を固有ｎ型パスデバイスＰＡｎのコントロールゲートに転送し、さらに、パスデバイスＰＢｎがターンオフして、ワード線ＷＬ０ｎ〜ＷＬ３ｎをＶＳ発生器２９から分離する。固有ｎ型パスデバイスＰＡｎは固有ｎ型トランジスタであるため、上に説明したように、それらがアクティブ「オン」状態にあるときには、それらのソース電極上の電圧はコントロールゲート上の電圧よりも高くなり得ない。したがって、それらのドレイン電極、ラインＤＶ０〜ＤＶ３上の電圧がコントロールゲート上の電圧よりもはるかに高い場合にも、そのドレイン電極、ＤＶ０〜ＤＶ３からそのソース電極、ＷＬ０ｎ〜ＷＬ３ｎに転送される電圧値は、そのコントロールゲート上の電圧値に制限される。このようにして、ワード線、ＷＬ０〜ＷＬ３上の電圧レベルは、ラインＲＧＰＶと同じレベルにクランプされる。また、ラインＰＨＶ上の電圧は、ラインＤＶ０〜ＤＶ３のうちの１つに転送される前に、ＸＨＶデコーダ２７がラインＡＸ０およびＡＸ１をデコードするのを、かつ、高電圧デコーダ２５が出力を選択するのを、待たなくてはならない。これに対し、ラインＲＧＰＶ上の電圧は、ＸＰＤｎラインがローになるや否や、電圧ラッチＶＬｎ、３３を介して固有ｎ型パスデバイスＰＡｎのコントロールゲートに直接転送される。その結果、電圧ラッチＶＬｎの出力を固有ｎ型パスデバイスＰＡｎのコントロールゲートに接続しているラインは、最初は、ＤＶ０〜ＤＶ３ラインよりも高い電位である。このため、ＤＶ０〜ＤＶ３信号は、対応するＷＬ０ｎ〜ＷＮ３ｎ信号に、より素早く転送される。もしＸＰＤｎラインがハイであれば、電圧ラッチＶＬｎはその出力に０Ｖを置く。さらに、ＸＰＤｎ上のハイ信号により、パスデバイスＰＢｎ３５が、ラインＶＳをワード線ＷＬ０ｎ〜ＷＬ３ｎに結合する。これは、ラインＷＬ０ｎ〜ＷＬ３ｎ上の電圧をＶＳの値に下げるばかりでなく、上述のように、固有ｎ型パスデバイスＰＡｎを適正にターンオフして、そのパスデバイスからの電流のリークを排除するのに必要である。この発明に従ったメモリは、２．７ボルトないし３．６ボルトの低電圧Ｖ_cc範囲および４．５ボルトまたはそれ以上の標準５ＶＶ_cc範囲のどちらでも機能するように意図されているため、出力信号ごとに２つの出力ドライバを組込む。図６を参照して、第１の出力ドライバ５５は第２の出力ドライバ５７よりも大型に作られているが、どちらもコモンデータ信号、ＤＡＴＡ＿ＯＵＴを受取り、これはメモリのＯＵＴＰＵＴ（出力）リード線上に置かれる。第１の大型の出力ドライバ５５は、メモリが低電圧Ｖ_cc条件下で動作するときに使用され、第２の小型の出力ドライバ５７は、メモリが４．５Ｖまたはそれ以上の標準Ｖ_cc条件下で動作するときに使用される。小型の出力ドライバ５７の方が、大型の出力ドライバ５５よりも、立上がりおよび立下がり時間により遅いスルーレートを示す。これにより、より速いスルーレートを有する大型の出力ドライバ５５が同じ標準Ｖ_cc 条件下で使用された場合には生ずるであろうリンギングおよび信号バウンシングという雑音の問題が減じられる。確実に一度に１つの出力ドライバのみがアクティブになるように、両方が同じＬＰＳイネーブル信号を受取るが、第１の出力ドライバ５５はアクティブハイイネーブルであり、第２の出力ドライバ５７はアクティブローイネーブルである。したがって、ＬＰＳがハイのとき、つまりメモリが低電圧Ｖ_cc条件下にある場合には、第１の大きい方の出力ドライバ５５がイネーブルされて第２の出力ドライバ５７はディスエーブルされる。反対に、ＬＰＳがローである場合、つまりメモリが標準５ＶＶ_cc条件下である場合には、第２の小さい方の出力ドライバ５７がイネーブルされて第１の出力ドライバ５５はディスエーブルされる。この発明は低電圧ＥＰＲＯＭに適用されるものとして開示されているが、出力リード線ごとに第２の、より遅い出力ドライバを組込むことにより、低電圧メモリを標準５ＶＶ_ccコンポーネントとインタフェースするための手段、および、読出動作中にワード線の内部電圧レベルをＶ_ccよりも高い値に素早く上昇させることにより、低電圧Ｖ_cc条件下の前記メモリの読出アクセス時間を向上させるための手段が、この発明そのものである。当業者は、この発明を大きく逸脱することなく、ワード線を使用して記憶セルを選択しかつ対応するビット線を通る電流を測定することにより前記記憶セルの状態を判定する、他の低電圧メモリにこの発明を応用できるであろう。たとえば、この発明は低電圧ＥＥＰＲＯＭまたは低電圧フラッシュＥＥＰＲＯＭに適用が可能である。これらのメモリの両方が、ＥＰＲＯＭ内で使用されたのと同様の、ワード線およびビット線を使ってトランジスタを活性化し、それによって、記憶された情報をビット線上の電流の関数として読出すという、データビットアクセス方法を共有する。

【手続補正書】特許法第１８４条の４第４項【提出日】１９９６年１０月２８日【補正内容】請求の範囲１．低電圧メモリであって、電源信号を受取るための手段と、各行がワード線によって識別されかつ各列がビット線によって識別される不揮発性メモリセルの行と列のメモリアレイとを含み、前記不揮発性メモリセルの各々は前記ワード線の１つおよび前記ビット線の１つによってアドレス指定が可能であり、前記ビット線はセンスアンプを介して出力駆動回路に結合され、さらに、読出動作に応答して高電圧リード線に電圧を生成するのに有効な読出電圧ポンプ回路を含み、前記高電圧リード線は前記ワード線のうちの１つに結合される、メモリ。２．前記高電圧リード線が前記電源信号よりも大きい電圧を有さないことに応じて、前記高電圧リード線を前記電源信号に結合するためのクランプダイオードをさらに含む、請求項１に記載のメモリ。３．前記読出電圧ポンプ回路は互いに関連して作動する第１の読出電圧ポンプと第２の読出電圧ポンプとを含み、前記第１の読出電圧ポンプは第１の出力信号を有しかつ第２の読出電圧ポンプは第２の出力信号を有し、前記第１の出力信号は前記第２の出力信号と位相が違い、前記第１および第２の出力信号は前記高電圧リード線に結合される、請求項１に記載のメモリ。４．前記第１の出力信号は前記第２の出力信号と実質的に反対の位相である、請求項３に記載のメモリ。５．発振器をさらに含み、前記第１の読出電圧ポンプは前記発振器から第１の制御信号を受取りかつ前記第２の読出電圧ポンプは前記発振器から第２の制御信号を受取り、前記第２の制御信号は前記第１の制御信号と実質的に反対の位相である、請求項３に記載のメモリ。６．前記高電圧リード線はパスデバイスを介して前記１つのワード線に結合される、請求項１に記載のメモリ。７．前記パスデバイスはゼロボルトのしきい値電圧を有するトランジスタを含む、請求項６に記載のメモリ。８．前記パスデバイスに結合されて前記パスデバイスの適正な不活性化を確実にするための低電圧生成回路をさらに含む、請求項７に記載のメモリ。９．読出動作に応答しかつ第２の高電圧リード線を有する第２の読出電圧ポンプ回路をさらに含み、前記第２の高電圧リード線は前記パスデバイスの入力に結合され、前記入力は前記パスデバイスを選択するのに有効である、請求項６に記載のメモリ。１０．前記第２の高電圧リード線が前記電源信号よりも大きい電圧を有さないことに応じて、前記第２の高電圧リード線を前記電源信号に結合するためのクランプダイオードをさらに含む、請求項９に記載のメモリ。１１．前記パスデバイスは前記１つのワード線上の電圧を、前記第２の高電圧リード線上の電位と実質的に同じ値に制限する、請求項９に記載のメモリ。１２．前記第２の高電圧リード線を監視するための電圧レベル検出器をさらに含み、前記電圧レベル検出器は、前記第２の高電圧リード線が予め定められた値よりも低い電圧を有さないことに応答して、前記第２の読出電圧ポンプ回路を不活性化するのに有効である、請求項９に記載のメモリ。１３．前記電圧レベル検出器が前記第２の読出電圧ポンプ回路を不活性化することに応答して、前記第２の高電圧リード線から電荷を取除くための電流リーク手段をさらに含む、請求項１２に記載のメモリ。１４．前記電流リーク手段は、前記第２の高電圧リード線を前記予め定められた値よりもより低い電位の電圧蓄電層に選択的に結合するＭＯＳトランジスタを含む、請求項１３に記載のメモリ。１５．前記高電圧リード線を受取りかつ複数のデコーダ制御信号を受取る高電圧デコーダをさらに含み、前記高電圧デコーダは前記複数のデコーダ制御信号に応じて前記高電圧リード線を前記１つのワード線に有効に結合し、前記高電圧デコーダは、前記１つのワード線を前記高電圧リード線に結合するのに先立って前記１つのワード線を前記電源信号に瞬間的に結合するための手段を有する、請求項１に記載のメモリ。１６．前記１つのワード線を前記電源信号に瞬間的に結合するための前記手段は、ワンショット回路およびスイッチング手段を含み、前記スイッチング手段は前記ワンショット回路に応答して前記１つのワード線を前記電源信号に結合するのに有効であり、前記ワンショット回路は前記複数のデコーダ制御信号のうちの少なくとも１つに応答する、請求項１５に記載のメモリ。１７．前記電源信号を監視するための電圧検出手段をさらに含み、前記電圧検出手段は、前記電源信号が予め定められた電圧値よりも小さい電圧を有さないことに応答して、前記読出電圧ポンプ回路をディスエーブルするのに有効である、請求項１に記載のメモリ。１８．プログラム動作に応答し、かつ前記高電圧リード線上に前記電源信号よりも高い第２の電圧を生成するのに有効なプログラム電圧ポンプをさらに含む、請求項１に記載のメモリ。１９．読出動作に応答する発振器と温度に反応しない電流源とをさらに含み、前記発振器は前記読出電圧ポンプ回路の入力に結合される出力を有し、前記温度に反応しない電流源は前記発振器の周波数制御入力に結合される、請求項１に記載のメモリ。２０．出力ピンをさらに含み、前記出力駆動回路は前記出力ピンを駆動するための第１および第２の出力ドライバを含み、前記第１および第２の出力ドライバは共通の入力信号を受取りかつ前記第１および第２の出力ドライバは前記出力ピンに結合される出力信号を有し、前記第１の出力ドライバは前記第２の出力ドライバよりもより速い論理遷移スルーレートを有しかつ前記電源信号が予め定められた電圧値よりも低いときにイネーブルされ、前記第２の出力ドライバは前記電源信号が前記予め定められた電圧値よりも高いときにイネーブルされる、請求項１に記載のメモリ。２１．ＥＰＲＯＭ、ＥＥＰＲＯＭ、およびフラッシュＥＥＰＲＯＭからなるグループから選択される、請求項１に記載のメモリ。２２．低電圧不揮発性メモリであって、電源信号を受取るための手段と、前記電源信号に結合されて、各セルがワード線およびビット線によってアドレス指定が可能な不揮発性メモリセルの行と列のアレイとして構成されるメインメモリコアと、出力ピンを駆動するための出力駆動回路とを含み、前記ビット線のうちの１本がセンスアンプおよぴ前記出力駆動回路を介して前記出力ピンに結合され、前記出力駆動回路は第１の出力ドライバおよび第２の出力ドライバを含み、前記第１および第２の出力ドライバは共通の入力信号を受取りかつ前記第１および第２の出力ドライバは前記出力ピンに結合される出力信号を有し、前記第１の出力ドライバは前記第２の出力ドライバよりもより速い論理遷移スルーレートを有しかつ前記電源信号が予め定められた電圧値よりも低いことに応じてイネーブルされ、前記第２の出力ドライバは前記電源信号が前記予め定められた電圧値よりも高いことに応じてイネーブルされる、メモリ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者フイ，エドワード・エスアメリカ合衆国、95014 カリフォルニア州、クパーティノ、オリーブ・スプリング・コート、11679 (72)発明者コーシュ，ジョージ・ジェイアメリカ合衆国、94061 カリフォルニア州、レッドウッド・シティ、エメラルド・ヒル・ロード、618

Claims

【特許請求の範囲】１．低電圧不揮発性メモリであって、各行がワード線によって識別されかつ各列がビット線によって識別されかつ各セルがワード線およびビット線によってアドレス指定が可能な、不揮発性メモリセルの行と列のメモリアレイを含み、前記ビット線はセンスアンプを介して出力駆動回路に結合され、さらに、前記アレイに関連した、読出動作を開始するための入力手段を含み、前記入力手段は読出動作に応答する発振器に結合されかつ読出動作に応答する電圧ポンプ回路に結合され、前記発振器は前記電圧ポンプ回路の周波数制御入力に結合され、前記電圧ポンプ回路はワード線に結合される、メモリ。２．前記発振器の周波数制御入力に結合された出力を有する、温度に反応しない電流源によってさらに規定される、請求項１に記載のメモリ。３．前記電圧ポンプ回路は互いに関連して作動する第１の読出電圧ポンプと第２の読出電圧ポンプとを含み、前記第１の読出電圧ポンプは前記発振器から第１の制御信号を受取りかつ前記第２の読出電圧ポンプは前記発振器から第２の制御信号を受取り、前記第２の制御信号は前記第１の制御信号と反対の位相であり、前記第１の読出電圧ポンプと前記第２の読出電圧ポンプとが共通の出力を有する、請求項１に記載のメモリ。４．前記電圧ポンプ回路は、高電圧デコーダおよびパスデバイスを介してワード線に結合される、請求項１に記載のメモリ。５．読出動作に応答し、かつ電圧ラッチを介して前記パスデバイスの制御入力に結合される第２の電圧ポンプ回路をさらに含む、請求項４に記載のメモリ。６．前記第２の電圧ポンプ回路は、電圧レベル検出器の入力にさらに結合されて前記第２の電圧ポンプの出力信号を監視し、前記電圧レベル検出器は前記第２の電圧ポンプ回路のイネーブル入力に結合されて前記出力信号が予め定められた値を上回ると前記第２の電圧ポンプ回路を不活性化する、請求項５に記載のメモリ。７．前記パスデバイスはワード線上の電圧を、前記電圧レベル検出器によって制御される前記第２の電圧ポンプ回路の前記出力信号と実質的に同じ値に制限する、請求項６に記載のメモリ。８．前記電圧レベル検出器が前記第２の電圧ポンプ回路を不活性化するときに前記出力信号から電荷を取除くための被制御電流リーク手段をさらに含む、請求項６に記載のメモリ。９．前記被制御電流リーク手段はＭＯＳトランジスタである、請求項８に記載のメモリ。１０．前記パスデバイスは、ゼロボルトのしきい値電圧を有するｎ型ＭＯＳトランジスタである、請求項４に記載のメモリ。１１．前記パスデバイスおよび前記高電圧デコーダの制御入力に結合されて前記高電圧デコーダおよびパスデバイスの適正な不活性化を確実にするための低電圧生成回路をさらに含む、請求項４に記載のメモリ。１２．前記高電圧デコーダは、複数の入力および出力信号の対を組込み、入力および出力信号の各対の入力は、別個の対応するワンショット回路の入力に結合され、かつ、入力および出力信号の各対の出力は、前記対応するワンショット回路の出力に結合される、請求項４に記載のメモリ。１３．電源信号を受取るための第２の入力手段と、前記電源信号を監視するための電圧検出手段とをさらに含み、前記電圧検出手段は前記電源信号が予め定められた電圧値を上回るときに、前記電圧ポンプ回路および前記発振器を選択的にディスエーブルするために結合される、請求項１に記載のメモリ。１４．複数の出力ピンをさらに含み、前記出力駆動回路は出力ピンごとに第１の出力ドライバおよび第２の出力ドライバを含み、前記第１の出力ドライバは対応する出力ピンに結合される第１の出力信号を有し、かつ前記第２の出力ドライバは同じ対応する出力ピンに結合される第２の出力信号を有し、前記第１および第２の出力ドライバは共通の入力信号を受取り、前記第１の出力ドライバは前記第２の出力ドライバよりもより速い立上がりおよび立下がりスルーレートを有しかつ前記電源信号が前記予め定められた電圧値を下回るとイネーブルされ、前記第２の出力ドライバは前記電源信号が前記予め定められた電圧値を上回るとイネーブルされる、請求項１３に記載のメモリ。１５．ＥＰＲＯＭ、ＥＥＰＲＯＭ、およびフラッシュＥＥＰＲＯＭからなるグループから選択される、請求項１に記載のメモリ。