CN105321541A - 数据接收芯片 - Google Patents

数据接收芯片 Download PDF

Info

Publication number
CN105321541A
CN105321541A CN201510837242.0A CN201510837242A CN105321541A CN 105321541 A CN105321541 A CN 105321541A CN 201510837242 A CN201510837242 A CN 201510837242A CN 105321541 A CN105321541 A CN 105321541A
Authority
CN
China
Prior art keywords
data
reference voltage
receiver chip
data receiver
order
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510837242.0A
Other languages
English (en)
Other versions
CN105321541B (zh
Inventor
孙宏全
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Zhaoxin Semiconductor Co Ltd
Original Assignee
Shanghai Zhaoxin Integrated Circuit Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Zhaoxin Integrated Circuit Co Ltd filed Critical Shanghai Zhaoxin Integrated Circuit Co Ltd
Priority to CN201510837242.0A priority Critical patent/CN105321541B/zh
Priority to US14/969,395 priority patent/US10134466B2/en
Priority to EP15200354.7A priority patent/EP3174059B1/en
Publication of CN105321541A publication Critical patent/CN105321541A/zh
Application granted granted Critical
Publication of CN105321541B publication Critical patent/CN105321541B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4099—Dummy cell treatment; Reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种数据接收芯片，与外部存储器相耦接。该外部存储器具有第一输入输出管脚，用以输出第一数据。该数据接收芯片包括：比较模块，耦接该第一输入输出管脚，用以接收该第一数据，并将该第一数据与第一参考电压作比较，用以识别该第一数据的值；以及电压产生模块，用以产生该第一参考电压，并包括：多个第一电阻，该多个第一电阻彼此串联，并对第一操作电压进行分压，用以产生多个第一分压结果；以及第一选择单元，根据第一控制信号从该多个第一分压结果中选择一个作为该第一参考电压。

Description

数据接收芯片
技术领域
本发明涉及一种数据接收芯片，特别是涉及一种可产生参考电压的数据接收芯片。
背景技术
存储器一般可分为只读存储器(ReadOnlyMemory：ROM)以及随机存取存储器(RandomAccessMemory：RAM)。常见的只读存储器包括，可编程只读存储器(ProgrammableROM：PROM)、可擦可编程只读存储器(ErasablePROM：EPROM)、电可擦可编程只读存储器(ElectricallyEPROM：EEPROM)以及闪存(Flashmemory)。常见的随机存取存储器包括，静态随机存取存储器(StaticRAM：SRAM)以及动态随机存取存储器(DynamicRAM：DRAM)。
存储器的存取通常是由一数据接收芯片所进行。然而，当数据接收芯片读取存储器时，若使用外部信号，则很容易受到外部噪声的干扰，因而影响数据的准确性。
发明内容
一种数据接收芯片，与外部存储器相耦接。该外部存储器具有第一输入输出管脚，用以输出第一数据。该数据接收芯片包括：比较模块，耦接该第一输入输出管脚，用以接收该第一数据，并将该第一数据与第一参考电压作比较，用以识别该第一数据的值；以及电压产生模块，用以产生该第一参考电压，并包括：多个第一电阻，该多个第一电阻彼此串联，并对第一操作电压进行分压，用以产生多个第一分压结果；以及第一选择单元，根据第一控制信号从该多个第一分压结果中选择一个作为该第一参考电压。
本发明提供的数据接收芯片所产生的参考电压能够跟踪接收信号的电压变化，从而降低误码率，并且在不同的应用中能够减少管脚的数量。
为让本发明的特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1A和1B为本发明的控制系统的示意图；
图2A～2D、3A～3D为本发明的电压产生模块的实施例；
图4为图3C所示的电压产生模块的操作流程图；
图5为本发明的数据接收芯片的示意图。
具体实施方式
图1A为本发明的控制系统的示意图。控制系统100A包括外部存储器110以及数据接收芯片120A。外部存储器110可以是易失性存储器或是非易失性存储器。在一个实施例中，外部存储器110是动态随机存取存储器(DynamicRandomAccessMemory，DRAM)，但并非用以限制本发明。如图所示，外部存储器110具有输入输出管脚IO0～IO7，但并非用以限制本发明。在其它实施例中，外部存储器110具有其它数量的输入输出管脚。输入输出管脚IO0～IO7分别传送数据DQ<0>～DQ<7>。
数据接收芯片120A耦接外部存储器110，并根据操作电压VPP以及VSS而操作。在一个实施例中，数据接收芯片120A为存储器控制器(memorycontroller)。在本实施例中，数据接收芯片120A包括比较模块121A以及电压产生模块122。比较模块121包括比较器CMA0～CMA7，但并非用以限制本发明。在其它实施例中，比较模块121具有其它数量的比较器。比较器CMA0～CMA7分别耦接输入输出管脚IO0～IO7，用以接收数据DQ<0>～DQ<7>，比较模块121与操作电压VPP相耦合，数据DQ<0>～DQ<7>经过操作电压VPP的处理，并将数据DQ<0>～DQ<7>与参考电压VREF作比较，用以识别数据DQ<0>～DQ<7>的值。举例而言，当数据DQ<0>大于参考电压VREF，表示数据DQ<0>为1；相反地，当数据DQ<0>小于参考电压VREF，表示数据DQ<0>为0。
在本实施例中，比较器CMA0～CMA7是接收同一参考电压VREF，但并非用以限制本发明。在其它实施例中，比较器CMA0～CMA7中至少有一个比较器所接收的参考电压的电位不同于比较器CMA0～CMA7中的另一个。
为了补偿比较模块121A与输入输出管脚IO0～IO7之间的传输线的等效阻抗，在本实施例中，数据接收芯片120A具有多个终端电阻。每一终端电阻耦接一个比较器，并接收操作电压VPP。为方便说明，图1A仅显示单一终端电阻Rodt。终端电阻Rodt耦接比较器CMA0的第一输入端，其中比较器CMA0的第一输入端接收数据DQ<0>。在其它实施例中，为了节省成本，可省略终端电阻。
电压产生模块122接收操作电压VPP与VSS，并根据操作电压VPP与VSS产生参考电压VREF。由于电压产生模块122整合在数据接收芯片120A中，故不会将外部噪声引入数据接收芯片120A。再者，数据接收芯片120A不需利用额外的接收管脚，去接收参考电压VREF，故减少数据接收芯片120A的尺寸和管脚。
在本实施例中，比较器CMA0～CMA7接收同一电压产生模块如122所产生的参考电压VREF，但并非用以限制本发明。图1B为本发明的控制系统的另一示意图。图1B与图1A相似，不同之处在于，图1B中的数据接收芯片120B具有电压产生模块130～137。电压产生模块130～137分别产生参考电压VREF0～VREF7。比较器CMB0～CMB7分别接收参考电压VREF0～VREF7。
本发明并不限定电压产生模块的数量。在其它实施例中，数据接收芯片120B可以具有其它数量的电压产生模块。在一个实施例中，电压产生模块的数量等于比较器的数量。在另一个实施例中，电压产生模块的数量少于比较器的数量。在此实施例中，电压产生模块可以向参考电压提供多个比较器。在一些实施例中，参考电压VREF0～VREF7中至少一个与另一者不同。在此实施例中，两不同的参考电压仅具有些微的电位差异，如0.5mV。上述实施例所产生的参考电压是在芯片内部，并且其与芯片内部的VPP高度同步。而比较模块也通过VPP对接收信号进行处理。从而，上述实施例所产生的参考电压能够很好地追踪接收信号的变化，从而使接收信号与参考电压的差保持恒定，能够更好地判断接收信号的值，降低误码率。
图2A～2D为本发明的电压产生模块的实施例。在图2A中，电压产生模块200A包括电阻R1与R2。电阻R1串联电阻R2。电阻R1与R2对操作电压VPP进行分压，用以产生参考电压VREF。在图2B中，电压产生模块200B包括电阻R1～R2以及电容C0。电阻R1与R2串联于操作电压VPP与VSS之间。电容C0用以滤除操作电压VPP的噪声。在本实施例中，电容C0并联电阻R2，用以滤除高频噪声。在图2C中，电压产生模块200C包括电容C1与电阻R1～R2。电阻R1与R2串联于操作电压VPP与VSS之间。电容C1用以滤除操作电压VSS的噪声。在本实施例中，电容C1并联电阻R1，用以滤除高频噪声。在图2D中，电压产生模块200D包括电容C2～C3与电阻R1～R2。电阻R1与R2串联于操作电压VPP与VSS之间，用以产生参考电压VREF。电容C2～C3令参考电压VREF跟踪(tracking)操作电压VPP的噪声。具体地说，参考VREF具有直流分量和交流分量。其中直流分量通过电阻R1与R2对操作电压VPP进行分压后获得。交流分量只有在电路的噪声频率较高的时候存在，当电路噪声频率较低时，交流分量为零。在电路噪声频率较高时，该交流分量由电容C2～C3对操作电压VPP进行分压后获得。所以在此实施例中，当电路噪声频率较低时，参考电压VREF由电阻R1与R2对操作电压VPP进行分压后获得。当电路中的噪声频率较高时，电阻R1与R2对操作电压VPP进行分压获得参考电压VREF的直流分量，并由C2～C3对操作电压VPP进行分压后获得参考电压VREF的交流分量，参考电压VREF的值由直流分量和交流分量相加后获得。
图3A～3D为本发明的电压产生模块的其它可能实施例。在图3A中，电压产生模块300A包括电阻R1～RN以及选择单元310。电阻R1～RN串联在操作电压VPP与VSS之间，并对操作电压VPP进行分压，用以产生分压结果V1～VN。选择单元310根据控制信号SC从分压结果V1～VN中选择一个作为参考电压VREF。本发明并不限定电阻R1～RN的阻值。在一个实施例中，电阻R1～RN具有相同的阻值。在另一可能实施例中，电阻R1～RN中的至少一个的阻值不同于另一个。
在图3B中，电压产生模块300B相似电压产生模块300A，不同之处在于电压产生模块300B多了电容C4与C5。电容C4与C5用以让参考电压VREF跟踪操作电压VPP的噪声。如图所示，电容C4耦接在操作电压VPP与参考电压VREF之间。电容C5耦接在操作电压VSS与参考电压VREF之间。具体地说，参考VREF具有直流分量和交流分量。其中直流分量通过电阻对操作电压VPP进行分压后获得。交流分量只有在电路的噪声频率较高的时候存在，当电路噪声频率较低时，交流分量为零。在电路噪声频率较高时，该交流分量由电容C4～C5对操作电压VPP进行分压后获得。所以在此实施例中，当电路噪声频率较低时，参考电压VREF由电阻对操作电压VPP进行分压后获得。当电路中的噪声频率较高时，电阻对操作电压VPP进行分压获得参考电压VREF的直流分量，并由C4～C5对操作电压VPP进行分压后获得参考电压VREF的交流分量，参考电压VREF的值由直流分量和交流分量相加后获得。
在图3C中，电压产生模块300C相似电压产生模块300A，不同之处在于电压产生模块300C多了处理模块320。处理模块320将来自图1A或图1B的比较模块121A、121B的比较结果Out0～Out7与预设数据进行比较，用以判断比较模块，如121A、121B，所接收到的数据是否正确，再根据判断结果产生控制信号SC，用以调整参考电压VREF。在一个实施例中，控制信号SC为数字信号。
图4为图3C所示的电压产生模块300C的流程图。首先，将参考电压VREF设定成一初始值(步骤S411)。在一个实施例中，处理模块320输出一预设的控制信号SC。选择单元310根据预设的控制信号SC从分压结果V1～VN中选择一个最大值或是一个最小值作为参考电压VREF的初始值。
接收外部数据，并将外部数据与参考电压VREF作比较(步骤S412)。以图1A为例，比较器CMA0接收数据DQ<0>，并将数据DQ<0>与参考电压VREF作比较，用以判断数据DQ<0>的值。
处理模块320判断比较器CMA0的比较结果，如Out0，是否等于预设数据(步骤S413)。当处理模块320判断出比较器CMA0的比较结果不等于预设数据时，表示参考电压VREF不适合。因此，处理模块320通过控制信号SC调整，增加或减少，参考电压VREF(步骤S414)，并回到步骤S412，继续比较数据DQ<0>与调整后的参考电压VREF。
当比较器CMA0的比较结果仍不等于预设数据时，处理模块320再继续通过控制信号SC调整参考电压VREF，直到比较器CMA0的比较结果等于预设数据。当比较器CMA0的比较结果等于预设数据时，处理模块320进行特定操作(步骤S415)。在一个实施例中，该特定操作是命令选择单元310固定参考电压VREF。在另一可能实施例中，该特定操作是执行步骤S414，继续调整参考电压VREF，并继续比较数据DQ<0>与调整后的参考电压VREF。在此例中，处理模块320得知分压结果V1～VN是否为适合的参考电压VREF。
举例而言，假设，当参考电压VREF等于0.5mV～0.8mV时，比较器CMA0的比较结果等于预设数据。在一个实施例中，处理模块320通过控制信号SC，将参考电压VREF固定在0.5mV～0.8mV内。在其它实施例中，处理模块320计算求出一个平均值，如(0.5+0.8)/2，再通过控制信号SC，将参考电压VREF固定在0.65mV，但并非用以限制本发明。在一些实施例中，处理模块320利用其它不同的计算方式，定义出最适合的参考电压VREF。
在其它实施例中，当处理模块320判断比较器CMA0的比较结果是否等于预设数据时，处理模块320记录每次的判断结果，最后再根据所有的判断结果，定义出最适合的参考电压VREF，也就是可让比较模块正确地判断出数据DQ<0>～DQ<7>的值。在一些实施例中，处理模块320通过控制信号SC逐渐递增或递减参考电压VREF，用以找出适合的参考电压VREF。
图3D与图3C相似，不同之处在于电压产生模块300D多了一个补偿模块330。补偿模块330根据操作电压VPP的变化、数据接收芯片如图1A或图1B的120A、120B的温度以及数据接收芯片的操作时间中的至少一个，通过处理模块320调整控制信号SC。在其它实施例中，处理模块320可被省略，改由补偿模块330产生控制信号SC。在一些实施例中，补偿模块330被整合在处理模块320中。在一个实施例中，补偿模块330用以跟踪进程(process)、电压(voltage)、温度(temperature)的变化及器件老化特性的变化。
图5为本发明的数据接收芯片的示意图。如图所示，数据接收芯片500包括比较模块510、电压产生模块520、开关模块530、监测模块540以及逻辑单元550。在一个实施例中，数据接收芯片500为一存储器控制器，用以存取外部存储器，如第三代双倍数据率同步动态随机存取存储器(Double-Data-RateThreeSynchronousDynamicRandomAccessMemory；DDR3SDRAM)或是第四代双倍数据率同步动态随机存取存储器(DDR4SDRAM)。
比较模块510接收数据DQ<0>～DQ<7>，并将数据DQ<0>～DQ<7>与参考电压VREF作比较。在一个实施例中，参考电压VREF由数据接收芯片500内部的电压产生模块520所产生。在另一可能实施例中，参考电压VREF由数据接收芯片500外部的电压产生模块570所产生。在此实施例中，电压产生模块570通过测试管脚560向比较模块510提供参考电压VREF。测试管脚560为用于对数据接收芯片500进行测试的管脚。在一个实施例中，电压产生模块520与570同时存在。在另一实施例中，仅存在与测试管脚复用管脚的外部的电压产生模块570。
举例而言，当数据DQ<0>～DQ<7>由DDR3SRAM所提供时，则开关580导通，用以将电压产生模块570所产生参考电压VREF提供给比较模块510。在一个实施例中，开关580由外部逻辑单元(未显示)所控制。此时，电压产生模块520被禁用。当数据DQ<0>～DQ<7>由DDR4SRAM所提供时，则开关580不导通。此时，电压产生模块520被致能，用以产生参考电压VREF，并传送给比较模块510。
开关模块530耦接在比较模块510与监测模块540之间，用以传送监测信号DT1～DTN。在本实施例中，开关模块530包括开关SW1～SWN。开关SW1～SWN由逻辑单元550所控制。当开关SW1～SWN被导通时，便可将监测信号传送至测试管脚560。在一个实施例中，当开关SW1～SWN中的一个被导通时，其它开关不被导通。
监测模块540耦接于开关模块530与逻辑单元550之间，并监测逻辑单元550的内部状态，如电流、电压、温度，用以产生监测信号DT1～DTN。监测信号DT1～DTN中的至少一个可能为电流信号、电压信号或是温度信号。在本实施例中，监测模块540具有多个监测器，但并非用以限制本发明。在其它实施例中，监测模块540仅具有单一监测器。
在本实施例中，测试人员可利用测试管脚560得知监测信号DT1～DTN，并根据监测信号DT1～DTN断数据接收芯片500是否正常。在测试完毕后，测试人员可发出关闭信号给逻辑单元550，用以不导通开关模块530。当测试人员需测试数据接收芯片500时，再发出开启信号，用以控制逻辑单元550导通开关模块530。
本发明并不限定逻辑单元550的内部架构。在一个实施例中，逻辑单元550包括至少一个微处理器、一个微控制器、存储器、逻辑门。任何用以处理外部数据的电路架构，均可应用在逻辑单元550中。数据接收芯片500通过测试管脚560接收电压产生模块570产生的参考电压VREF能够减少数据接收芯片500的管脚数。
除非另作定义，在此所有词汇(包含技术与科学词汇)均属本发明所属技术领域中具有通常知识者的一般理解。此外，除非明白表示，词汇于一般字典中的定义应解释为与其相关技术领域的文章中意义一致，而不应解释为理想状态或过分正式的语态。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所界定的为准。

Claims (11)

1.一种数据接收芯片，与外部存储器相耦接，其特征在于，该外部存储器具有第一输入输出管脚，用以输出第一数据，该数据接收芯片包括：
比较模块，耦接该第一输入输出管脚，用以接收该第一数据，并将该第一数据与第一参考电压作比较，用以识别该第一数据的值；以及
电压产生模块，用以产生该第一参考电压，并包括：
多个第一电阻，该多个第一电阻彼此串联，并对第一操作电压进行分压，用以产生多个第一分压结果；以及
第一选择单元，根据第一控制信号从该多个第一分压结果中选择一个作为该第一参考电压。
2.根据权利要求1所述的数据接收芯片，其特征在于，该数据接收芯片根据该第一操作电压以及第二操作电压存取该外部存储器。
3.根据权利要求1所述的数据接收芯片，其特征在于，该多个第一电阻串联于该第一操作电压及第二操作电压之间。
4.根据权利要求1所述的数据接收芯片，其特征在于，还包括：
第一电容；以及
第二电容，与该第一电容相串联，其中该第一电容及该第二电容对该第一操作电压进行分压，产生该第一参考电压的交流分量。
5.根据权利要求4所述的数据接收芯片，其特征在于，该第一电容串联于该第一操作电压与该第一参考电压之间，该第二电容串联于该第一参考电压与第二操作电压之间，该第一电容以及该第二电容在噪声频率高时对该第一操作电压进行分压，产生该第一参考电压的交流分量。
6.根据权利要求5所述的数据接收芯片，其特征在于，还包括：
终端电阻，耦接于该比较模块与该第一操作电压之间，其中该比较模块具有比较器，该比较器的第一输入端耦接该第一输入输出管脚及该终端电阻，该比较器的第二输入端接收该第一参考电压。
7.根据权利要求6所述的数据接收芯片，其特征在于，该比较模块包括：
第一比较器，具有第一输入端以及第二输入端，该第一输入端耦接该第一输入输出管脚，该第二输入端接收该第一参考电压；以及
第二比较器，具有第三输入端以及第四输入端，该第三输入端耦接该外部存储器的第二输入输出管脚，用以接收第二数据，该第四输入端接收该第一参考电压，其中，该第二比较器比较该第二数据与该第一参考电压，用以识别该第二数据的值。
8.根据权利要求6所述的数据接收芯片，其特征在于，该比较模块具有：
第一比较器，比较该第一数据与该第一参考电压，用以识别该第一数据的值；以及
第二比较器，耦接该外部存储器的第二输入输出管脚，用以接收第二数据，并比较该第二数据与第二参考电压，用以识别该第二数据的值，其中该电压产生模块还包括多个第二电阻以及第二选择单元，该多个第二电阻彼此串联，并对该第一操作电压进行分压，用以产生多个第二分压结果，该第二选择单元根据第二控制信号从该多个第二分压结果中选择一个作为该第二参考电压。
9.根据权利要求1所述的数据接收芯片，其特征在于，还包括：
处理模块，将该比较模块的比较结果与预设数据进行比较，用以产生该第一控制信号。
10.根据权利要求9所述的数据接收芯片，其特征在于，该第一选择单元从该多个第一分压结果中选择最小值或是最大值作为该第一参考电压。
11.根据权利要求1所述的数据接收芯片，其特征在于，还包括补偿模块，根据该第一操作电压的变化、该数据接收芯片的温度以及该数据接收芯片的操作时间中的至少一个，调整该第一控制信号。
CN201510837242.0A 2015-11-26 2015-11-26 数据接收芯片 Active CN105321541B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201510837242.0A CN105321541B (zh) 2015-11-26 2015-11-26 数据接收芯片
US14/969,395 US10134466B2 (en) 2015-11-26 2015-12-15 Data reception chip
EP15200354.7A EP3174059B1 (en) 2015-11-26 2015-12-16 Data reception chip

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510837242.0A CN105321541B (zh) 2015-11-26 2015-11-26 数据接收芯片

Publications (2)

Publication Number Publication Date
CN105321541A true CN105321541A (zh) 2016-02-10
CN105321541B CN105321541B (zh) 2019-03-15

Family

ID=55027318

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510837242.0A Active CN105321541B (zh) 2015-11-26 2015-11-26 数据接收芯片

Country Status (3)

Country Link
US (1) US10134466B2 (zh)
EP (1) EP3174059B1 (zh)
CN (1) CN105321541B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107315442A (zh) * 2017-06-30 2017-11-03 上海兆芯集成电路有限公司 控制器与参考电压产生方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8582374B2 (en) * 2009-12-15 2013-11-12 Intel Corporation Method and apparatus for dynamically adjusting voltage reference to optimize an I/O system
KR102371893B1 (ko) * 2017-05-18 2022-03-08 삼성전자주식회사 반도체 메모리 칩, 반도체 메모리 패키지, 및 이를 이용한 전자 시스템
KR20210037185A (ko) * 2019-09-27 2021-04-06 에스케이하이닉스 주식회사 기준 전압을 생성하는 반도체 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4999807A (en) * 1987-01-25 1991-03-12 Nec Corporation Data input circuit having latch circuit
US5796296A (en) * 1996-10-07 1998-08-18 Texas Instruments Incorporated Combined resistance-capacitance ladder voltage divider circuit
CN1622220A (zh) * 2003-11-27 2005-06-01 三星电子株式会社 用于检测输入信号的输入缓冲器
US20050210175A1 (en) * 2004-03-08 2005-09-22 Jung-Bae Lee Memory module capable of improving the integrity of signals transmitted through a data bus and a command/address bus, and a memory system including the same
US20100192000A1 (en) * 2009-01-29 2010-07-29 International Business Machines Corporation Setting Controller Termination in a Memory Controller and Memory Device Interface in a Communication Bus
US20100188908A1 (en) * 2009-01-29 2010-07-29 International Business Machines Corporation Setting Memory Device VREF in a Memory Controller and Memory Device Interface in a Communication Bus

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204723B1 (en) * 1999-04-29 2001-03-20 International Business Machines Corporation Bias circuit for series connected decoupling capacitors
JP4996046B2 (ja) * 2004-08-30 2012-08-08 富士通セミコンダクター株式会社 半導体装置の中間電位生成回路
US7996590B2 (en) * 2004-12-30 2011-08-09 Samsung Electronics Co., Ltd. Semiconductor memory module and semiconductor memory system having termination resistor units
US7230449B2 (en) 2005-02-11 2007-06-12 International Business Machines Corporation Data receiver with a programmable reference voltage to optimize timing jitter
JP4996191B2 (ja) * 2006-10-02 2012-08-08 株式会社東芝 半導体記憶装置の制御方法
US7978538B2 (en) * 2009-01-29 2011-07-12 International Business Machines Corporation Setting memory device termination in a memory device and memory controller interface in a communication bus
US7990768B2 (en) 2009-01-29 2011-08-02 International Business Machines Corporation Setting memory controller driver to memory device termination value in a communication bus
US20100327902A1 (en) * 2009-06-25 2010-12-30 Uniram Technology, Inc. Power saving termination circuits for dram modules
US8582374B2 (en) 2009-12-15 2013-11-12 Intel Corporation Method and apparatus for dynamically adjusting voltage reference to optimize an I/O system
US8289784B2 (en) * 2010-06-15 2012-10-16 International Business Machines Corporation Setting a reference voltage in a memory controller trained to a memory device
JP2013211974A (ja) 2012-03-30 2013-10-10 Renesas Electronics Corp 電池制御用半導体装置及び電池パック
CN105321577B (zh) * 2015-11-26 2018-09-14 上海兆芯集成电路有限公司 数据接收芯片
CN105489235B (zh) * 2015-11-26 2019-04-09 上海兆芯集成电路有限公司 数据接收芯片

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4999807A (en) * 1987-01-25 1991-03-12 Nec Corporation Data input circuit having latch circuit
US5796296A (en) * 1996-10-07 1998-08-18 Texas Instruments Incorporated Combined resistance-capacitance ladder voltage divider circuit
CN1622220A (zh) * 2003-11-27 2005-06-01 三星电子株式会社 用于检测输入信号的输入缓冲器
US20050210175A1 (en) * 2004-03-08 2005-09-22 Jung-Bae Lee Memory module capable of improving the integrity of signals transmitted through a data bus and a command/address bus, and a memory system including the same
US20100192000A1 (en) * 2009-01-29 2010-07-29 International Business Machines Corporation Setting Controller Termination in a Memory Controller and Memory Device Interface in a Communication Bus
US20100188908A1 (en) * 2009-01-29 2010-07-29 International Business Machines Corporation Setting Memory Device VREF in a Memory Controller and Memory Device Interface in a Communication Bus

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107315442A (zh) * 2017-06-30 2017-11-03 上海兆芯集成电路有限公司 控制器与参考电压产生方法
US10468074B2 (en) 2017-06-30 2019-11-05 Shanghai Zhaoxin Semiconductor Co., Ltd. Methods for generating reference voltages and controllers utilizing the same

Also Published As

Publication number Publication date
CN105321541B (zh) 2019-03-15
EP3174059B1 (en) 2019-11-06
EP3174059A1 (en) 2017-05-31
US10134466B2 (en) 2018-11-20
US20170154669A1 (en) 2017-06-01

Similar Documents

Publication Publication Date Title
CN105489235A (zh) 数据接收芯片
CN105321541A (zh) 数据接收芯片
CN105304110A (zh) 数据接收芯片的控制方法
CN105321577A (zh) 数据接收芯片
US8519738B2 (en) Impedance calibration circuit and semiconductor apparatus using the same
CN105469817A (zh) 数据接收芯片
CN107039066A (zh) 存储器接口电路及其控制方法、存储器系统
US9292391B2 (en) Interface calibration using configurable on-die terminations
CN109394169B (zh) 具有迟滞模块的医疗设备
CN109804327B (zh) 稳压电路及具有该稳压电路的供电电路、遥控器
US20150205312A1 (en) Calibration circuit and semiconductor device including the same
CN104731723A (zh) 一种存储设备断电保护方法及装置
CN106527977A (zh) 一种配置参数的方法及存储设备
CN208849505U (zh) 具有迟滞模块的医疗设备
CN103854695A (zh) 电压产生装置
US11153131B2 (en) Communication system, control circuit, and received signal adjustment method of equipment
US9336840B2 (en) Semiconductor apparatus capable of compensating for data output time and method for controlling the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder

Address after: Room 301, 2537 Jinke Road, Zhangjiang High Tech Park, Pudong New Area, Shanghai 201203

Patentee after: Shanghai Zhaoxin Semiconductor Co.,Ltd.

Address before: Room 301, 2537 Jinke Road, Zhangjiang High Tech Park, Pudong New Area, Shanghai 201203

Patentee before: VIA ALLIANCE SEMICONDUCTOR Co.,Ltd.

CP01 Change in the name or title of a patent holder