CN106024069A - 存储器操作电压的侦测电路 - Google Patents

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Abstract

一种存储器操作电压的侦测电路，所述侦测电路包括：分压电路，缓冲电路以及存储器测试机台，其中：所述分压电路，适于对存储器的操作电压进行分压，以输出分压电压；所述缓冲电路，适于对所述分压电压进行驱动并输入至所述存储器测试机台的测试通道；所述存储器的测试机台，包括多个测试通道，适于对所述操作电压进行侦测，以输出相应的侦测结果。应用上述侦测电路可以快捷地对存储器操作电压进行侦测，并且电路结构更加简单，易于实现。

Description

存储器操作电压的侦测电路
技术领域
本发明涉及存储器测试领域，具体涉及一种存储器操作电压的侦测电路。
背景技术
随着半导体技术的发展，基于低功耗、低成本的设计要求，存储器的电源电压通常比较低，例如2.5V、1.8V等。然而，为了实现存储信息的擦写，通常需要远高于电源电压的操作电压，例如8V、11V等。因此。电荷泵电路被广泛应用于存储器中，用于通过较低的电源电压来获得较高的操作电压。
为了保证电荷泵电路提供正确的操作电压，在存储器制造工艺的晶圆测试阶段，需要对存储器的操作电压进行侦测。
然而，现有的存储器操作电压的侦测电路中，要么对操作电压的侦测时间长，要么电路结构复杂，均无法满足用户的要求。
发明内容
本发明解决的技术问题是如何快捷且以简单的侦测电路对存储器操作电压进行侦测。
为解决上述技术问题，本发明实施例提供一种存储器操作电压的侦测电路，所述侦测电路包括：分压电路，缓冲电路以及存储器测试机台，其中：所述分压电路，适于对存储器的操作电压进行分压，以输出分压电压；所述缓冲电路，适于对所述分压电压进行驱动并输入至所述存储器测试机台的测试通道；所述存储器的测试机台，包括多个测试通道，适于对所述操作电压进行侦测，以输出相应的侦测结果。
可选地，所述操作电压为编程电压或擦除电压。
可选地，所述分压电路包括两个以上串联连接的PMOS管，其中，任意两个相邻PMOS管的连接节点适于输出所述分压电压，且作为所述分压电路一端的PMOS管的源极适于接收所述操作电压，作为所述分压电路另一端的PMOS管的漏极接地。
可选地，所述分压电路包括两个以上串联的电阻，其中，任意两个相邻电阻的连接节点适于输出所述分压电压，且作为所述分压电路一端的电阻的另一端适于接收所述操作电压，作为所述分压电路另一端的电阻的另一端接地。
可选地，所述缓冲电路包括：并联连接的第一缓冲支路及第二缓冲支路，以及与所述第一缓冲支路及第二缓冲支路串联连接的电流源，其中：所述第一缓冲支路包括：串联连接的第一PMOS管和第一NMOS管；所述第二缓冲支路包括：串联连接的第二PMOS管和第二NMOS管；所述第一NMOS管及第二NMOS管的漏极与电流源连接；所述第一NMOS管的栅极与所述分压电路的输出端连接；所述第一PMOS管的栅极分别与所述第一PMOS管的源极以及所述第二PMOS管的栅极连接，所述第二NMOS管的栅极分别与所述第二NMOS管的漏极以及所述存储器测试机台连接。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
采用上述方案，对存储器的操作电压进行分压后，将分压电压输入至缓冲电路，由缓冲电路对分压电压进行驱动，以提高分压电压对存储器测试机台的驱动能力，使得存储器测试机台的测试通道可以更好地对操作电压进行侦测。相对于现有技术，本发明实施例中存储器操作电压的侦测电路，利用存储器测试机台的测试通道即可进行侦测，可以有效缩短侦测时间。并且，所述侦测电路的结构更加简单，易于实现。
附图说明
图1是现有技术中一种存储器操作电压的侦测电路的结构示意图；
图2是现有技术中另一种存储器操作电压的侦测电路的结构示意图；
图3是本发明实施例中一种存储器操作电压的侦测电路的结构示意图；
图4是本发明实施例中一种分压电路的结构示意图；
图5是本发明实施例中另一种分压电路的结构示意图；
图6是本发明实施例中一种缓冲电路的结构示意图。
具体实施方式
图1是现有的一种存储器操作电压的侦测电路的结构示意图。参照图1，所述侦测电路包括：开关单元11和电源监控单元(PMU，Power Monitor Unit)12。所述开关单元11在存储器处于测试模式(test mode)时，将存储器内部的电荷泵电路10输出的操作电压VEP传输至所述电源监控单元12，所述电源监控单元12适于测量并显示所述操作电压VEP。该侦测电路利用PMU对存储器的操作电压进行侦测虽然电路结构简单，但侦测时间较长。
图2是现有的另一种存储器操作电压的侦测电路的结构示意图。参照图2，所述侦测电路可以包括：分压电路21，比较器22，参考电压输入电路23，存储器的测试机台24，以及控制器25。
其中，所述分压电路21适于对电荷泵电路20输出的操作电压VEP进行分压，以输出分压电压VD。所述参考电压输入电路23适于输出参考电压VPP。所述比较器22适于将分压电压VD与参考电压VPP进行比较，并将比较结果输入至控制器25。所述存储器的测试机台24适于根据对被测晶圆的测试结果，产生pass(测试通过)或fail(测试失败)的控制信号并输入至控制器25。控制器25适于根据存储器的测试机台24输入的控制信号以及比较器22的比较结果，调整电荷泵电路20输出的操作电压VEP的值，以对电荷泵电路20输出的操作电压VEP进行校准。该侦测电路虽然能够达到对存储器的操作电压进行侦测的目的，但电路结构复杂，实施难度大。
针对上述问题，本发明实施例提供了一种存储器操作电压的侦测电路，所述侦测电路中设置有分压电路及缓冲电路，所述分压电路可以对存储器的操作电压进行分压，将分压电压输入至缓冲电路，由缓冲电路对分压电压进行驱动，以提高分压电压对存储器测试机台的驱动能力，使得存储器测试机台的测试通道可以更好地对操作电压进行侦测。相对于图1示出的侦测电路，本发明实施例中的侦测电路，利用存储器测试机台的测试通道即可进行侦测，由此可以有效缩短侦测时间。相对于图2示出的侦测电路，侦测电路的结构更加简单，易于实现。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
参照图3，本发明实施例提供了一种存储器操作电压的侦测电路，所述侦测电路可以包括：分压电路31，缓冲电路32以及存储器测试机台33。其中：
所述分压电路31，适于对存储器的操作电压VEP进行分压，以输出分压电压VM；
所述缓冲电路32，适于对所述分压电压VM进行驱动并输入至所述存储器测试机台33的测试通道；
所述存储器测试机台33，包括多个测试通道，适于对所述操作电压VEP进行侦测，以输出相应的侦测结果。
在具体实施中，存储器的电源电压通常比较低，比如2.5V、1.8V或1.5V等。为了实现存储信息的读写，存储器需要远高于电源电压的编程电压和擦除电压，因此常常利用电荷泵电路30通过电荷的累积效应，来产生存储器的操作电压VEP。当然，还可以通过其它电路来产生存储器的操作电压VEP，具体不受限制。
在具体实施中，所述分压电路31可以存在多种电路结构，具体不受限制。但无论所述分压电路31具体的电路结构如何，均不构成对本发明的限制，且均在本发明的保护范围之内。
在本发明的一实施例中，参照图4，所述分压电路31可以包括两个以上串联连接的PMOS管M41～M4n。任意两个相邻PMOS管的连接节点适于输出所述分压电压VM，且作为所述分压电路一端的PMOS管即第一个PMOS管M41的源极适于接收所述操作电压，作为所述分压电路另一端的PMOS管即最后一个PMOS管M4n的漏极接地。
需要说明的是，在具体实施中，PMOS管的数量，即n的取值，与所述操作电压VEP的电压值及单个PMOS管的阈值电压相关，所述操作电压VEP与n的比值通常大于单个PMOS管的阈值电压，以使得所述分压电路31形成导电通路。
在具体实施中，即可以在PMOS管M43与PMOS管M44的连接节点输出分压电压VM，也可以在PMOS管M4n-1与PMOS管M4n的连接节点输出分压电压VM。当然，还可以在其它节点输出所述分压电压VM，只需保证所述分压电压VM在所述存储器测试机台的测试范围内即可。其中，所述分压电路31的分压比例，亦即所述分压电压VM与所述操作电压VEP的比值，与所述分压电压VM的输出节点相关。例如，当在PMOS管M43与PMOS管M44的连接节点输出分压电压VM，该分压比例为(n-3)/n，相应地，VM＝(n-3)*VEP/n。
在本发明的另一实施例中，参照图5，所述分压电路31可以包括两个以上串联的电阻R51～R5m。任意两个相邻电阻的连接节点适于输出所述分压电压，且作为所述分压电路一端电阻即第一个电阻R51的另一端适于接收所述操作电压，作为所述分压电路另一端的电阻即最后一个电阻R5m的另一端接地。
需要说明的是，在具体实施中，电阻的数量，即m的取值，与所述操作电压VEP的电压值及单个电阻的阻值相关，所述操作电压VEP与m的比值通常大于单个电阻所分担的电压，以使得所述分压电路31形成导电通路。
在具体实施中，即可以在电阻R53与电阻R54的连接节点输出分压电压VM，也可以在电阻R5m-1与电阻R5m的连接节点输出分压电压VM。当然，还可以在其它节点输出所述分压电压VM，只需保证所述分压电压VM在所述存储器测试机台的测试范围内即可。其中，所述分压电路31的分压比例，亦即所述分压电压VM与所述操作电压VEP的比值，与所述分压电压VM的输出节点相关。例如，当在电阻R53与电阻R54的连接节点输出分压电压VM，该分压比例为(m-3)/m，相应地，VM＝(m-3)*VEP/m。
在具体实施中，所述缓冲电路32可以存在多种电路结构，具体不受限制。但无论所述缓冲电路32具体的电路结构如何，均不构成对本发明的限制，且均在本发明的保护范围之内。
在本发明的一实施例中，参照图6，所述缓冲电路32可以包括：并联连接的第一缓冲支路61及第二缓冲支路62，以及与所述第一缓冲支路61及第二缓冲支路61串联连接的电流源Is，其中：
所述第一缓冲支路61可以包括：串联连接的第一PMOS管M611和第一NMOS管M612。所述第二缓冲支路62可以包括：串联连接的第二PMOS管M621和第二NMOS管M622。
具体地，所述第一PMOS管M611的漏极与电压输入端VDD连接，栅极分别与所述第一PMOS管M611的源极以及所述第二PMOS管M621的栅极连接，源极与所述第一NMOS管M612的漏极连接。所述第一NMOS管M612的栅极适于输入分压电压VM，源极与电流源Is连接。所述第二PMOS管M621的漏极与电压输入端VDD连接，栅极与所述第一PMOS管M611的栅极连接，源极分别与第二NMOS管M622的漏极以及第二NMOS管M622的栅极连接。所述第二NMOS管M622的栅极适于输出电压Vin至存储器的测试机台，源极与电流源Is连接。电流源Is的一端分别与第一NMOS管M612以及第二NMOS管M622的源极连接，另一端接地，适于提供驱动电流源。
通过第一PMOS管M611、第一NMOS管M612、第二PMOS管M621以及第二NMOS管M622的反馈作用，可以使得Vin和VM的电压值相同，且驱动能力更强。
需要说明的是，在具体实施中，所述缓冲电路32还可以采用其它电路结构，只要所述缓冲电路32可以提高分压电压VM的驱动能力即可。
在具体实施中，所述存储器测试机台33是存储器制造工艺中已有的测量仪器，通常用于测试半导体器件的电性能参数和工艺参数，例如MOS管的开启电压、饱和电流、关闭电流、击穿电压、栅氧化层厚度等。测试时，存储器测试机台可以通过相应的引脚与被测晶圆进行连接，进而可以向被测晶圆输入相应的信号以进行测试。测试完成后，测试结果可以通过相应的引脚返回存储器测试机台。
通常情况下，一个机台可以包括多个模组(module)，每个模组包括4个电源端和48个通道(channel)。例如，对于KALOS I测试机台来说，共包括16个模组，此时，该测试机台共包括16×48＝768个通道。对于存储器来说，与测试机台的测试通道相连的引脚的数目决定着并行测试(Parallel Test)的芯片数量。并且，通过测试机台的测试通道进行侦测，相对于利用PMU进行侦测，侦测所需时间更短，侦测效率更高。
需要说明的是，上述关于分压电路31以及缓冲电路32仅为举例说明，本发明对此不做限制。采用缓冲电路32对分压电路31输出的分压电压进行驱动，可以提高分压电压对存储器测试机台的驱动能力，使得存储器测试机台的测试通道可以更快捷地对操作电压进行侦测，并且电路结构较简单，易于实现。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (5)

1.一种存储器操作电压的侦测电路，其特征在于，包括：分压电路，缓冲电路以及存储器测试机台，其中：
所述分压电路，适于对存储器的操作电压进行分压，以输出分压电压；
所述缓冲电路，适于对所述分压电压进行驱动并输入至所述存储器测试机台的测试通道；
所述存储器的测试机台，包括多个测试通道，适于对所述操作电压进行侦测，以输出相应的侦测结果。
2.如权利要求1所述的存储器操作电压的侦测电路，其特征在于，所述操作电压为编程电压或擦除电压。
3.如权利要求1所述的存储器操作电压的侦测电路，其特征在于，所述分压电路包括两个以上串联连接的PMOS管，其中，任意两个相邻PMOS管的连接节点适于输出所述分压电压，且作为所述分压电路一端的PMOS管的源极适于接收所述操作电压，作为所述分压电路另一端的PMOS管的漏极接地。
4.如权利要求1所述的存储器操作电压的侦测电路，其特征在于，所述分压电路包括两个以上串联的电阻，其中，任意两个相邻电阻的连接节点适于输出所述分压电压，且作为所述分压电路一端的电阻的另一端适于接收所述操作电压，作为所述分压电路另一端的电阻的另一端接地。
5.如权利要求1～4任一项所述的存储器操作电压的侦测电路，其特征在于，
所述缓冲电路包括：
并联连接的第一缓冲支路及第二缓冲支路，以及与所述第一缓冲支路及第二缓冲支路串联连接的电流源，其中：
所述第一缓冲支路包括：串联连接的第一PMOS管和第一NMOS管；所述第二缓冲支路包括：串联连接的第二PMOS管和第二NMOS管；
所述第一NMOS管及第二NMOS管的漏极与电流源连接；所述第一NMOS管的栅极与所述分压电路的输出端连接；所述第一PMOS管的栅极分别与所述第一PMOS管的源极以及所述第二PMOS管的栅极连接，所述第二NMOS管的栅极分别与所述第二NMOS管的漏极以及所述存储器测试机台连接。
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